為MEMS實現有線物理層接口的常見挑戰包括管理EMC可靠性和數據完整性。但是，在RS-485/RS-422長電纜上分布SPI之類的時鍾同步接口
，同時在相同的雙絞線（虛假電源）上部署電源和數據時，會帶來更多挑戰。本文討論以下關鍵問題，並就物理層接口設計提供建議：

 

●  管理係統時間同步

●  推薦的數據速率與電纜長度

●  適用於共用電源和數據架構的濾波器設計和仿真

●  虛假電源結構中的無源元件性能權衡

●  元件選擇和係統設計窗口

●  試驗性測量

 

時間同步和電纜長度

 

設計SPI至RS-485/RS-422鏈路時，電纜和元件會影響係統時鍾和數據同步。在長電纜中傳輸時
，SCLK信號會在電纜中產生傳播延遲
，100米長的電纜會延遲約400ns到500 ns。對於MOSI數據傳輸，MOSI和SCLK會被電纜延遲同等時間。然而
，從從機MISO發送到主機的數據會出現兩倍傳播延遲，因而不再與SCLK同步。可能的最大SPI SCLK基於係統傳播延遲設置
，包括電纜傳播延遲，以及主機和從機元件傳播延遲。

 

圖1展示係統傳播延遲如何導致SPI主機上出現不準確的SPI MISO采樣。對於沒有采用RS-485/RS-422電纜的係統
，MISO數據和SPI SCLK會以低延遲或無延遲同步。對於采用了電纜的係統
，SPI從機上的MISO數據與SPI SCLK之間存在一個係統傳播延遲，如圖1中的tpd1所示。回到主機的MISO數據存在兩個係統傳播延遲，如tpd2所示。當數據由於電纜和元件傳播延遲而右移時，會發生不準確的數據采樣。

 

圖1.采用與不采用RS-485/RS-422長電纜的係統的MISO數據和SPI SCLK同步。

 

為了防止出現不準確的MISO采樣，可以縮短電纜長度、降低SPI SCLK，或者在主控製器中實施SPI SCLK補償方案（時鍾相位偏移）。理論上
，係統傳播延遲應該小於SCLK時鍾周期的50%，以實現無錯通信

；在實踐中，可以將係統延遲限值確定為SCLK的40%
，這可以作為一般規則。

 

圖2針對1.1部分中描述的兩個SPI至RS-485/RS-422設計提供SPI SCLK和電纜長度指南。這種非隔離設計使用了ADI公司具備高速EMC穩健性的小型RS-485/RS-422器件（ADM3066E和ADM4168E）。這種隔離設計還采用了ADI公司的iCoupler®信號和電源隔離ADuM5401器件，可以為SPI至RS-485/RS-422鏈路提供更高的EMC穩健性和抗噪聲幹擾性能。這種設計會增加係統傳播延遲，導致不可在更高的SPI SCLK速率下運行。在更長的電纜（超過30米）中傳輸時，強烈建議增加隔離，以幫助消除接地回路和EMC事件的影響

，例如靜電放電(ESD)
、電快速瞬變脈衝群(EFT)，以及與數據傳輸電纜耦合的高壓浪湧。當電纜長度達到或超過30米時，隔離和非隔離設計的SPI SCLK和電纜長度性能相似，如圖2所示。

 

圖2.針對隔離和非隔離設計的SPI SCLK和電纜長度指南。

 

虛假電源

 

背景知識

 

虛(xu)假(jia)電(dian)源(yuan)將(jiang)電(dian)源(yuan)和(he)數(shu)據(ju)部(bu)署(shu)在(zai)一(yi)根(gen)雙(shuang)絞(jiao)線(xian)上(shang)，在(zai)主(zhu)機(ji)和(he)從(cong)機(ji)之(zhi)間(jian)實(shi)現(xian)單(dan)電(dian)纜(lan)解(jie)決(jue)方(fang)案(an)。將(jiang)數(shu)據(ju)和(he)電(dian)源(yuan)部(bu)署(shu)在(zai)同(tong)一(yi)根(gen)電(dian)纜(lan)上(shang)，可(ke)以(yi)在(zai)空(kong)間(jian)有(you)限(xian)的(de)邊(bian)緣(yuan)傳(chuan)感(gan)器(qi)節(jie)點(dian)上(shang)實(shi)現(xian)單(dan)連(lian)接(jie)器(qi)解(jie)決(jue)方(fang)案(an)。

 

電源和數據通過電感電容網絡分布在單根雙絞線上，具體如圖3所示。高頻數據通過串聯電容與數據線路耦合，可以保護RS-485/RS-422收發器免受直流總線電壓影響，如圖3a所示。圖3所示為通過連接至數據線路的電感連接至主機控製器的電源。如圖3b所示
，5V直流電源對交流數據總線實施偏置。在圖3c中，電流路徑顯示為從機和主機之間的IPWR，使用電纜遠端基於狀態監控(CbM)的從機傳感器節點上電感從線路中獲取電源。

 

圖3.虛假電源物理層的交流和直流電壓電平。

 

高通濾波器

 

在本文中，假設將虛假電源電感電容網絡部署到兩根電纜中，這會部署SPI MISO信號的RS-485/RS-422轉換。圖4描述主機和從機SPI至RS-485/RS-422的設計
，以及SPI MISO數據線的虛假電源濾波器電路。濾波器電路采用高通電纜
，所以要求傳輸的數據信號不能包含直流內容或極低頻率的內容。

 

圖4.SPI至RS-485/RS-422設計和虛假電源濾波器電路。

 

圖5所示為二階高通濾波器電路，這是對圖4的簡化演示。RS-485/RS-422發射器的電壓輸出標記為VTX


，R1具備15Ω輸出電阻。R2為30 kΩ，是RS-485/RS-422接收器的標準輸入電阻。電感(L)和電容(C)值可以選擇，以匹配所需的係統數據速率。

 

選擇電感(L)和電容(C)值時

，需要考慮最大的RS-485/RS-422總線壓降和壓降時間，如圖6所示。存在一些標準
，例如對於單根雙絞線以太網2，指出的最大可允許壓降和壓降時間如圖6a所示。對於有些係統，最大的可允許壓降和壓降時間值可能更大，受信號極性交越點限製，如圖6b所示。

 

壓降和壓降時間可與圖5中的仿真配對
，以確定係統的高通頻率。

 

對於衰減出色的係統，高通濾波器截止頻率和壓降要求之間的關係如公式1.3所示

 

 

在SPI至RS-485/RS-422通信係統中增加虛假電源時
，很顯然可允許的最低SPI SCLK速率會受虛假電源濾波器元件限製。

 

為了實現不含位錯誤的可靠通信
，需要考慮最糟糕場景下的最低SPI SCLK，例如
，當所有的SPI MISO采樣位處於邏輯高電平時
，如圖7所示。如果所有的MISO采樣位都處於邏輯高電平，會導致位數據數率低於係統SPI SCLK。例如，如果SPI SCLK為2 MHz，且所有16個位都處於邏輯高電平，那麼虛假電源LC濾波器網絡的速率相當於125 kHz的SPI MISO位數率。

 

如“時間同步和電纜長度”部分所示，電纜長度越長，需要的SPI SCLK速率越低。但是，虛假電源會限製最低的SPI SCLK速率。要平衡這些對立的要求，就需要小心選擇和確定無源濾波器元件的特性，尤其是電感。

 

圖5.RS-422發射數據路徑和RS-485/RS-422接收數據路徑的二階高通濾波器。

 

圖6.RS-422接收器的壓降和壓降時間。

 

圖7.具有MISO 16位突波（所有都處於邏輯高電平）的SPI協議。

 

無源元件選擇

 

在選擇合適的功率電感時，需要考慮許多參數，包括足夠的電感、額定/飽和電流、自諧振頻率(SRF)

、低直流電阻(DCR)和封裝尺寸。表1提供選擇的功率電感和參數。

 

額定電流需要滿足或超過遠程供電的MEMS傳感器節點的總電流要求，額定飽和電流需要更大。

 

此電感不會給交流數據造成高於其SRF的高阻抗，在達到某個點之後，會開始呈現電容性阻抗特性。選擇的電感SRF會限製在SPI至RS-485/RS-422物理層上使用的最大SPI SCLK，如圖1所示。在長電纜上使用時
，可能不會接觸到SRF電感
；例如，電纜超過10米時，可能無法達到11 MHz SPI SCLK速率（產品型號為744043101的SRF）。在其他情況下，在長電纜上運行時，電感SRF可能達到更低的SPI SCLK速率（2.4 MHz、1.2 MHz）。如前所述，在虛假電源濾波器網絡中使用時
，電感也會限製可允許的最低SCLK速率。

 

值更大的電感可以采用12.7 mm × 12.7 mm封裝
，值更小的電感可以采用4.8 mm × 4.8 mm封裝。

 

表2顯示在通過權衡這些對立要求，以最小化電感尺寸時
，會因為物理限製（內部繞組）等受到限製。

 

表1.選擇的功率電感參數

 

表2.功率電感——對封裝尺寸的限製

 

xuanzeheshidezhiliudianyagelidianrongshi
，shouxianyinsubaokuoshuntaiguodianyaedingzhihezhiliudianyaedingzhi。zhiliudianyaedingzhixuyaochaoguozuidadezongxiandianyapianzhizhi，jutirutu3所(suo)示(shi)。電(dian)路(lu)或(huo)連(lian)接(jie)器(qi)短(duan)路(lu)時(shi)，電(dian)感(gan)電(dian)流(liu)會(hui)失(shi)衡(heng)
，會(hui)被(bei)端(duan)電(dian)極(ji)阻(zu)抗(kang)消(xiao)耗(hao)。出(chu)現(xian)短(duan)路(lu)時(shi)，需(xu)要(yao)設(she)置(zhi)隔(ge)直(zhi)電(dian)容(rong)的(de)額(e)定(ding)值(zhi)
，以(yi)實(shi)現(xian)峰(feng)值(zhi)瞬(shun)態(tai)電(dian)壓(ya)。例(li)如(ru)
，在(zai)低(di)功(gong)率(lv)係(xi)統(tong)中(zhong)，電(dian)感(gan)飽(bao)和(he)電(dian)流(liu)約(yue)為(wei)1 A時
，對應的隔直電容額定值至少為直流50 V。4

 

係統實現

 

設計窗口和元件選擇

 

在RS-485/RS-422長電纜上使用SPI之類的時鍾同步接口，同時在相同的雙絞線（虛假電源）上部署電源和數據時，存在多種設計限製
，具體如圖8所示。可允許的最小SPI SCLK由虛假電源濾波器元件設置，即SPI數據線上的高通濾波器數據。最大的SPI SCLK由虛假電源電感自諧振頻率(SRF)或係統傳播延遲設置，以SPI SCLK值更低者為準。

 

圖8.設計窗口限製。

 

表3提供建議使用的電感和電容值，對應的最小SPI SCLK通過模擬圖5確定

，使用圖6和公式1作為指導。其中，假設VDROOP為VPEAK的99%。最小的SPI SCLK也會考慮最糟糕的場景，如圖7所示，其中所有數據突波位都處於邏輯高電平。對應的電纜長度根據圖2預估。最大SPI SCLK由係統傳播延遲或電感SRF值設置。

 

下麵是一個計算示例。

 

要確定最大SPI SCLK：

 

●  指明係統所需的電纜長度。在本例中，我們選擇使用10米長的RS-485/RS-422電纜。

●  使用圖2確定係統可允許的最大SPI SCLK。電纜10米長時

，約采用2.6 MHz SPI SCLK。將最大SPI SCLK降低10%，以獲取LC元件容差，從而提供2.3 MHz SPI SCLK。可允許的最大SPI SCLK也可能受選擇的電感的SRF限製。

 

要確定最小SPI SCLK：

 

●  考慮SPI協議，其中MISO線路上的所有位都處於邏輯高電平。在本例中
，我們選擇使用16位SPI協議
，其中會在32 SCLK瞬態期間對16位SPI MISO數據采樣。如果所有16位都處於邏輯高電平，那麼有效位的速率為2.3 MHz / 32 = 72 kHz。

 

●  按照圖5，在VTX上的方波為72 kHz時，可以使用多個L和C值來模擬電纜VRX遠端上的電壓波形。在電纜長度增加時，電感值和電感封裝尺寸會增加。電容值也會增加。

 

●  L和C值的選擇可變，具體由所需的壓降設置決定，如圖6所示。在本例中，假設VDROOP = VPEAK × 99%。

 

●  在VTX上使用100 µH電感、3.3 µF電容和72 kHz方波時，會產生7 µs TDROOP
，其中VDROOP = VPEAK × 99%。

 

●  6 µs至7 µs TDROOP相當於2.3 MHz至2.6 MHz SPI SCLK。

 

●  如果選擇100 µH (744043101)電感，2.6 MHz SPI SCLK低於11 MHz電感SRF。

 

如果使用100 µH電感和3.3 µF電容
，可以最大限度減小元件的PCB麵積。使用更大的電感時
，例如1000 µH或2200 µH，元件的PCB麵積可能增大3倍。最大的SPI SCLK理論值由電感SRF設置
，這實際上是不可能的，例如
，在11 MHz時在沒有時鍾補償的係統中使用100 µH (744043101)。

 

表3.各種虛假電源濾波器元件

 

如果使用更大的電感
，例如2200 µH
，網絡需要更多電容和電阻來衰減係統諧振。額外的元件用藍色表示，在圖9中標記為RDAMP (1 kΩ)和CDAMP (47 µF)。

實驗設置

 

圖10所示為ADI公司的有線CbM評估平台，因此被稱為Pioneer 1。此係統使用第一部分所示的SPI至RS-485/RS-422設計解決方案。Pioneer 1也包括ADcmXL3021寬帶寬

、低噪聲、三軸MEMS加速度計，將高性能和多種信號處理功能結合到一起，以簡化CbM係統中的智能傳感器節點開發。SPI至RS-485/RS-422從機將ADcmXL3021 SPI輸出通過10米電纜返回到主機控製器，以實施振動數據分析。SPI至RS-485設計使用虛假電源100 µH電感和3.3 µF電容來最小化從機接口解決方案的尺寸
，該方案的大小為26 mm × 28 mm（不包括接口連接器）。

 

圖9.增加更多係統衰減，以支持更大的電感和電容濾波器。 

 

圖10.Pioneer 1基於狀態監控的有線評估係統。

 

虛假電源線上的交流數據波形

 

圖11和表4顯示在SPI主機和從機上，以及在RS-485/RS-422差分電壓總線上測量的電壓。這些電壓使用圖10中的示例應用設置測量。模擬信號1（黃色）和2（藍色）是表示MISO信號（紫色）的總線壓差，在SPI從機輸出端測量。數字信號4（黃色）顯示在主機控製器上采樣的MISO。SPI主機上的MISO信號與SPI從機上的MISO的極性和相位匹配
，且無傳播延遲。

 

表4.測量的示波器通道和信號

 

圖11.在SPI主機和從機上
，以及在RS-422差分電壓總線上測量的電壓。

 

虛假電源線上的直流正確性

 

圖12表示ADcmXL3021正常模式，其中包括SPI協議，該協議在MISO上發送16位數據突波


，之後空閑一段時間（最短16 µs），然後再發送另一個16位數據突波。

 

在虛假電源網絡中，使用100 µH電感和3.3 µF電容：

 

●  在幀末尾(EOF)，RS-485/RS-422總線電壓衰減回到穩定的直流狀態。

●  空閑期直流穩定狀態要求差分電壓RS-422 B-A > 500 mV，用於反映ADcmXL3021 MISO高阻狀態
，以及確保ADM4168E收發器輸出上提供邏輯0。如圖4中的濾波器電路所示，如果使用500 Ω電阻，即可確保這個空閑狀態的正確性。

●  下一個幀起始(SOF)將從低電平正確瞬變到高電平
，或者保持低電平，具體由ADcmXL3021的MISO數據輸出決定。

●  空閑期RS-485/RS-422總線穩定狀態不與SPI SCLK邊緣對應，所以隨機噪聲不會影響這段時間內的SPI MISO數據采樣。

 

在虛假電源網絡中，使用1000 µH電感和4.7 µF電容：

 

uADcmXL3021 MISO輸出之後依次出現EOF、空閑期和SOF，在空閑期，總線電壓電平不會衰減回到500 mV最低直流穩定狀態。可能出現一定的電壓電平衰減，但不會衰減到500 mV。

 

圖12.虛假電源線上的直流正確性。

 

有線評估解決方案

 

ADI公司開發出Pioneer 1有線係統評估解決方案，以支持ADcmXL3021三軸MEMS加速度計。如維基百科指南所述，Pioneer 1評估套件也可以利用擴展板
，支持表5所示的MEMS器件。

 

表5.適用於MEMS傳感器的有線評估解決方案

 

參考資料

 

1 Richard Anslow和Dara O’Sullivan。“為工業4.0啟用可靠的基於狀態的有線監控——第1部分。”ADI公司，2019年7月。

2 “IEEE 802.3bu-2016——IEEE以太網標準——修正案8：單根平衡雙絞線以太網由數據線供電(PoDL)的電線的物理層和管理參數。”IEEE
，2017年2月。

3 Andy Gardner。“PoDL：去耦網絡演示。”淩力爾特，2014年5月。

4 Andy Gardner。“PoDL瞬時連接器和電纜短路。”淩力爾特，2014年9月。

 

作者簡介

 

Richard Anslow是ADI公gong司si自zi動dong化hua與yu能neng源yuan業ye務wu部bu互hu連lian運yun動dong和he機ji器qi人ren團tuan隊dui的de係xi統tong應ying用yong工gong程cheng師shi。他ta的de專zhuan長chang領ling域yu是shi基ji於yu狀zhuang態tai的de監jian測ce和he工gong業ye通tong信xin設she計ji。他ta擁yong有you愛ai爾er蘭lan利li默mo裏li克ke大da學xue頒ban發fa的de工gong程cheng學xue士shi學xue位wei和he工gong程cheng碩shuo士shi學xue位wei。聯lian係xi方fang式shi：richard.anslow@analog.com。

Dara O’Sullivan是ADI公司自動化與能源業務部互連運動和機器人團隊的係統應用經理。他的專長領域是工業運動控製應用的功率轉換
、控製和監測。Dara擁有愛爾蘭科克大學工程學士、工程碩士和博士學位。自2001年起
，Dara便從事研究、谘詢和工業領域的工業與可再生能源應用方麵的工作。聯係方式：

 

 

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