我們來回顧一下，DDR布線，線長匹配的基本原則是：地址，控製/命令信號與時鍾做等長。數據信號與DQS做(zuo)等(deng)長(chang)。為(wei)啥(sha)要(yao)做(zuo)等(deng)長(chang)
？大(da)家(jia)會(hui)說(shuo)是(shi)要(yao)讓(rang)同(tong)組(zu)信(xin)號(hao)同(tong)時(shi)到(dao)達(da)接(jie)收(shou)端(duan)，好(hao)讓(rang)接(jie)收(shou)芯(xin)片(pian)能(neng)夠(gou)同(tong)時(shi)處(chu)理(li)這(zhe)些(xie)信(xin)號(hao)。那(na)麼(me)
，時(shi)鍾(zhong)信(xin)號(hao)和(he)地(di)址(zhi)同(tong)時(shi)到(dao)達(da)接(jie)收(shou)端(duan)，波(bo)形(xing)的(de)對(dui)應(ying)關(guan)係(xi)是(shi)什(shen)麼(me)樣(yang)的(de)呢(ne)？我(wo)們(men)通(tong)過(guo)仿(fang)真(zhen)來(lai)看(kan)一(yi)下(xia)具(ju)體(ti)波(bo)形(xing)。

 

建立如下通道，分別模擬DDR3的地址信號與時鍾信號。

 

圖1.地址/時鍾仿真示意圖

 

為方便計算
，我們假設DDR的時鍾頻率為500MHz，這樣對應的地址信號的速率就應該是500Mbps，這裏大家應該明白
，雖然DDR是雙倍速率
，但對於地址/控製信號來說，依然是單倍速率的。下麵來看看波形，在地址與時鍾完全等長的情況下，地址與數據端的接收波形如下圖2，紅色代表地址信號，綠色代表時鍾信號。

 

圖2.時鍾信號與地址信號波形

 

上shang麵mian的de波bo形xing我wo們men似si乎hu看kan不bu出chu時shi鍾zhong與yu地di址zhi之zhi間jian的de時shi序xu關guan係xi是shi什shen麼me樣yang的de，我wo們men把ba它ta放fang在zai一yi個ge眼yan圖tu中zhong
，時shi序xu關guan係xi就jiu很hen明ming確que了le。這zhe裏li粗cu略lve的de計ji算suan下xia建jian立li時shi間jian與yu保bao持chi時shi間jian。如ru下xia圖tu

 

圖3.時鍾信號與地址信號波形

 

由上圖3.我們可以知道，該地址信號的建立時間大約為891ps，保持時間為881ps。這是在時鍾與地址信號完全等長情況下的波形。如果地址與時鍾不等長，信號又是什麼樣的呢？仿真中
，我們讓地址線比時鍾線慢200ps，得到的與眼圖如下：

 

圖4.時鍾信號與地址信號波形

 

由上圖可知
，在地址信號比時鍾信號長的情況下，保持時間為684ps，建立越為1.1ns。可(ke)見(jian)，相(xiang)對(dui)於(yu)地(di)址(zhi)線(xian)與(yu)時(shi)鍾(zhong)線(xian)等(deng)長(chang)來(lai)說(shuo)
，地(di)址(zhi)線(xian)比(bi)時(shi)鍾(zhong)線(xian)長(chang)會(hui)使(shi)地(di)址(zhi)信(xin)號(hao)的(de)建(jian)立(li)時(shi)間(jian)更(geng)短(duan)。同(tong)理(li)，如(ru)果(guo)時(shi)鍾(zhong)線(xian)比(bi)地(di)址(zhi)線(xian)長(chang)，則(ze)建(jian)立(li)時(shi)間(jian)會(hui)變(bian)長(chang)，而(er)保(bao)持(chi)時(shi)間(jian)會(hui)變(bian)短(duan)。那(na)麼(me)雙(shuang)倍(bei)速(su)率(lv)的(de)數(shu)據(ju)信(xin)號(hao)又(you)是(shi)怎(zen)樣(yang)的(de)？下(xia)麵(mian)通(tong)過(guo)具(ju)體(ti)的(de)仿(fang)真(zhen)實(shi)例(li)來(lai)看(kan)一(yi)下(xia)。

 

圖5.DQ 與 DQS仿真示意

 

仿真通道如上圖所示


，驅動端和接收端為某芯片公司的IBIS模型，仿真波形如下：

 

圖6.DQ與DQS仿真波形

 

我們將DQS和DQ信號同時生成眼圖，在一個窗口下觀測，結果如下：

 

圖7.DQ與DQS眼圖

 

rushangtusuoshi，dajiakenengfaxianle
，ruguoanzhaoyuanshiduiyingguanxi
，shujuxinhaodebianyanheshizhongxinhaodebianyanshiduiqide，ruguoshizheyang，shizhongxinhaozenyangwanchengduishujuxinhaodecaiyangne？shijishangbingbushizheyangde。yishangfangzhenzhishijiandandejiangliangboxingfangzaileyiqi，yinweiDQ和DQS的傳輸通道長度是一樣的，所以他們的邊沿是對齊的。實際工作的時候
，主控芯片會有一個調節機製。一般數據信號會比DQS提前四分之一周期被釋放出來，實際上，在顆粒端接收到的波形對應關係應該是這樣的：

 

圖8.平移後的眼圖

 

通過主控芯片的調節之後，DQS的邊沿就和DQ信號位的中心對齊了，這樣就能保證數據在傳輸到接收端有足夠的建立時間與保持時間。和上麵分析時鍾與地址信號一樣，如果DQ與DQS之間等長做的不好，DQS的時鍾邊沿就不會保持在DQ的中間位置，這樣建立時間或者保持時間的裕量就會變小。先簡單的來看一張圖

 

圖9.延時偏差對時序的影響

 

上圖中，T_vb與T_vabiaoshideshizhukongxinpianzaishuchushujushishizhongyushujuzhijiandeshixucanshu。zailixiangqingkuangxia，shizhongbianyanheshujudianpingdezhongxinshiduiqide，youyushizhongheshujuchuanshutongdaobudengchang，shideshizhongbianyanmeiyouheshujumaichongdezhongjianweizhiduiqi，shidejianlishijiandeyuliangbianxiao。zailijielezhexiejichuwentizhihou，womenxuyaozuodejiushijiangzhexieshijiancanshuzhuanhuaweixianchang。

 

下麵我們通過具體實例來看看時序的計算，下圖是Freescale MPC8572 DDR主控芯片手冊，這張圖片定義了從芯片出來的時候


，DQS與DQ之間的相位關係。

 

圖10.MPC8572時序圖

 

圖11.MPC8572時序參數

 

顆粒端為美光DDR，該芯片的時序圖以及時序參數如下圖所示
，這張圖片則定義了顆粒端芯片識別信號所需要的建立時間與保持時間。

 

圖12.DDR顆粒時序圖以及時序參數

 

我們用T_pcbskew來表示DQ與DQS之間的延時偏差，如果想要得到足夠的時序裕量，則延時偏差要滿足以下關係：

 

T_pcbskew《T_vb-T_setup

 

T_pcbskew》T_hold-T_va

 

代入數據，有：

 

T_vb-T_setup=375-215=160ps

 

T_hold-T_va=-160ps

 

這樣，如果傳輸線的速度按照6mil/ps來計算，T_pcbskew為+/-960mil。大家會發現裕量很大，當然這隻是最理想情況，沒有考慮時鍾抖動以及數據信號的抖動
，以及串擾
、碼間幹擾帶來的影響，如果把這些因素都考慮進來
，留給我們布線偏差的裕量就比較小了。

 

綜(zong)上(shang)所(suo)述(shu)，時(shi)序(xu)控(kong)製(zhi)的(de)目(mu)的(de)就(jiu)是(shi)要(yao)保(bao)證(zheng)數(shu)據(ju)在(zai)接(jie)收(shou)端(duan)有(you)充(chong)足(zu)的(de)建(jian)立(li)時(shi)間(jian)與(yu)保(bao)持(chi)時(shi)間(jian)，明(ming)白(bai)了(le)這(zhe)一(yi)點(dian)，我(wo)們(men)在(zai)線(xian)長(chang)匹(pi)配(pei)這(zhe)個(ge)問(wen)題(ti)上(shang)就(jiu)能(neng)做(zuo)到(dao)胸(xiong)有(you)成(cheng)竹(zhu)，遊(you)刃(ren)有(you)餘(yu)了(le)。