硬件控製係統

測試過程是在上位計算機的控製下，控製測試電路分別打開不同的測試開關。測試機係統由以下幾部分構成: 上位計算機PC104 、測試控製邏輯(由FPGA 實現) 、高壓測試電路。 其中上位機主要完成人機交互、測試算法

、測試數據處理以及控製輸出等功能。 FPGA 控製高壓測試電路完成對PCB 的測試過程。

本係統以一台PC104 為上位計算機
，以FPGA為核心，通過PC104 總線實現上位機對測試的控製。

測試係統總體框圖如圖1所示。

FPGA與PC104的接口電路

PC104總線是一種專為嵌入式控製定義的工業控製總線，其信號定義與ISA 總線基本相同。 PC104總線共有4 類總線周期，即8 位的總線周期、16 位的總線周期、DMA 總線周期和刷新總線周期。 16 位的I/O總線周期為3 個時鍾周期，8 位的I/O總線周期為6 個時鍾周期。 為了提高通信的速度，ISA總線采用16 位通信方式
，即16 位I/O方式。 為了充分利用PC104的資源，應用PC104的係統總線擴展後對FPGA 進行在線配置。正常工作時通過PC104總線與FPGA進行數據通信。

FPGA與串行A/D及D/A器件的接口

根據測試機係統設計要求，需要對測試電壓及兩通道參考電壓進行自檢
，即A/D轉換通道至少有3 路。 兩路比較電路的參考電壓由D/A輸出，則係統的D/A通道要求有兩通道。 為了減少A/D及D/A的控製信號線數，選用串行A/D及D/A器件。 綜合性能
、價格等因素
， 選用的A/D器件為TLC2543

，D/A器件為TLV5618。

TLV5618是TI公司帶緩衝基準輸入(高阻抗)的雙路12 位電壓輸出DAC，通過CMOS 兼容的3線串行總線實現數字控製。器件接收16 位命令字，產生兩路D/A模擬輸出。TLV5618隻有單一I/O周期，由外部時鍾SCL K決定
，延續16 個時鍾周期，將命令字寫入片內寄存器，完成後即進行D/A轉換。TLV5618讀入命令字是從CS的下降沿開始有效
，從下一SCLK的下降沿開始讀入數據，讀入16位數據後即進入轉換周期

，直到下次出現CS的下降沿。 其操作時序圖如圖2 所示。

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TLC2543是TI公司的帶串行控製和11個輸入端的12 位、開關電容逐次逼近型A/D轉換器。 片內轉換器有高速
、高精度和低噪音的特點。 TLC2543工作過程分為兩個周期：I/O周期和轉換周期。I/O周期由外部時鍾SCLK決定

，延續8
、12或16個時鍾周期，同時進行兩種操作: 在SCLK上升沿以MSB方式輸入8位數據到片內寄存器；在SCLK下降沿以MSB 方式輸出8
、12

、16位轉換結果。轉換周期在I/O周期的最後一個SCLK下降沿開始，直到EOC信號變高，指示轉換完成。 為了與TLV5618的I/O周期一致，采用了MSB方式
，使用CS的16 時鍾傳送的時序。其操作時序如圖3 所示。

由於這兩種器件都是SPI接口，可將這兩器件連接至同一SPI 總線
，通過不同的片選信號對不同的器件操作。 由於SPI接口協議複雜
，而且從圖3 可以看出，這兩種器件的時序並沒有用到全部的SPI接口時序。為了實現符合以上邏輯的時序，減少標準SPI 接口IP 核對FPGA資源的浪費， 設計采用Verilog硬件描述語言用同步狀態機(FSM)的設計方法實現
，編寫ADC及DACkongzhishixu。chengxushijishangshiyigeqiantaodezhuangtaiji


，youzhuzhuangtaijihecongzhuangtaijitongguoyoukongzhixianqidongdezongxianzaibutongdeshuruxinhaoqingkuangxiagouchengbutonggongnengdeyouxianzhuangtaiji。 則由圖3 可知，D/A操作有4 個狀態
，A/D操作有7個狀態。 兩種狀態中有幾個狀態是相同的，故可用一個有限狀態機完成對串行A/D及D/A的操作。 程cheng序xu實shi際ji上shang是shi一yi個ge嵌qian套tao的de狀zhuang態tai機ji，由you主zhu狀zhuang態tai機ji和he從cong狀zhuang態tai機ji通tong過guo由you控kong製zhi總zong線xian啟qi動dong的de總zong線xian在zai不bu同tong的de輸shu入ru信xin號hao情qing況kuang下xia構gou成cheng不bu同tong功gong能neng的de較jiao複fu雜za的de有you限xian狀zhuang態tai機ji。 A/D及D/A操作共用唯一的驅動時鍾(SCLK) 及數據總線(SI
、SO)。由於操作的寫周期有16個時鍾周期，讀周期有12個時鍾周期，模塊是在三個嵌套的有限狀態機中完成的，其主狀態機的狀態如圖4所示。

係統設計中
，將AD

、DA操作封裝成一單獨模塊
，由上層控製模塊輸出命令字及控製信號啟動本模塊的相應操作，操作完成後(進入idle狀態) 

，本模塊發出相應狀態信號至上層模塊。

FPGA 程序框架

FPGA 片內程序是整個測試係統正確運行的關鍵。 由自頂向下的FPGA 設計原則
，將係統分為5個獨立的模塊， 即通信模塊(ISA) 、測試模塊(TEST) 、AD/DA 模塊、解碼模塊(DECODER) 、RAM 控製模塊(RAMCTL)。

ISA 模塊:係統通信及控製模塊，完成與上位機通信、命令字解釋、控製信號的產生等。係統根據上位機傳送的導通電阻
、絕緣電壓等參數啟動ADDA模塊完成參考電壓的輸出；根據測試命令啟動測試模塊完成測試過程。數據在多個同步運行的同步狀態機間傳送，較難控製的是多進程間的數據通信與數據同步。

RAM控製模塊：在測試開始前
，上位機將測試點的信息通過總線傳送至ISA模塊， ISA 模塊再將其存放到片內RAM中；測試完成後，將RAM中的測試結果傳送到上位機。 在測試時測試模塊通過讀RAM中測試點的信息來打開相應測試開關，再將測試結果保存到RAM 中。 這樣兩個模塊都要求讀寫RAM 以實現兩個模塊之間的數據共享
，這就要求有一控製信號將兩組讀寫信號線分別與RAM模塊相連接
，RAM控製模塊即完成此功能。測試模塊(TEST):雖然測試過程有多種，如開關卡自檢、導通測試、絕緣測試等，但測試過程卻是相同的，即測試掃描。 測試的工作過程是:加比較電路參考電壓→打開待測點開關→延時→讀比較器結果→測試另一組測試點。 本模塊是按照不同的操作碼，進入不同的測試過程。 測試結果與測試點編號一起組成13 位數據保存到RAM 中，並將原來測試點的編號信息覆蓋。

解碼模塊(DECODER):這一模塊掛在測試模塊(TEST) 之後，它完成開關編號到實際電路的映射。 由於測試針陣形式不同、譯碼電路與控製電路的硬件設計不同
，上級模塊輸出的測試開關信息並不能直接作為輸出控製測試開關電路。 解碼模塊完成這兩者間的轉換。

AD/DA 模塊(AD/DA)：設計SPI 總線接口對A/D 及D/A 器件操作
，模塊以允許(adenable ， daenable) 信號啟動
，以busy信號作為轉換完成標誌信號，將A/D及D/A操作相對其它模塊進行封裝。係統的每個模塊采用Verilog硬件描述語言編寫，采用多個多層嵌套的同步狀態機(FSM)完成整個係統的邏輯功能；每一模塊應用仿真工具Modelsim完成模塊的功能仿真，係統完成功能測試後
；利用Altera 綜合布線工具QuartusII完成係統後仿真及綜合、布線
、下載；充分利用Altera公司免費提供的IPcore 對程序模塊進行優化
；頂層設計采用方框圖輸入方式，模塊間的數據流由方框圖更直觀地表現出來。

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