跨時鍾域（CDC）

 

數據轉換器和附加的邏輯設備(這裏是 FPGA)都是複雜的同步子係統，具有相關的分層時鍾架構，加強了本地的確定性。必須使用一個外部的低抖動主時鍾來同步兩個域在 ADC 中
，當使用雙時鍾 FIFO 將數據從編碼器時鍾域傳輸到發送器/串行化時鍾域時
，會產生可變延遲。在FPGA 中，當使用收發器緩衝將數據從接收器/反串行化器傳輸到解碼器，以及使用輸出緩衝將數據從解碼器傳輸到用戶應用時
，會產生可變延遲。EV12AQ600 的輸出數據通過 4 對 ESIstream 串行線傳輸。由於CDC 的緣故，每根線的延遲都略有不同。EV12AQ600 數據輸出端的每根線的延遲可在 126 到 142 個時鍾周期之間變化（32 個UI 的可變延遲）。此外
，ADC 和接收解碼器之間的物理距離延遲了數據傳輸。PCB 上平行線的長度的任何差異都會進一步增加鏈路的延遲或偏差。

 

EV12AQ600 亮點亮點 

●EV12AQ600 亮點

●高達 6.4 Gsps

●高達 6.5 GHz 帶寬

●集成的交叉點開關

 

在接收端去除偏差（參考圖 2）和重新對齊數據幀以考慮產生的到達時間差，需要在 LD 輸出緩衝中實現靈活的數據緩衝。去除偏差可使接收端的線路正確地對齊。很快我們就會看到，這是通過一個時間計數器實現的—— 它訓練係統並建立延遲限製。一旦得出了這個限製值，則可標記一個“釋放數據”事件。

 

EV12AQ600 同步時鍾

●fCLK & fSSO

 ●fCLKMAX = 6.4 GHZ (fserial = 2 x fCLK)

 ●fSSO = fCLK/32

 

避免亞穩態

需要強調的一點是，必須保證係統產生的同步信號SYNC 在亞穩態(MZ)之外采樣。此外，采樣應該始終發生在相同的ADC 主時鍾(fCLK)邊緣，以確保整個多通道采樣係統的確定性延遲。

 

物理信號偏差

 

在傳統的 PCB 上，6GHz 的采樣係統在 50 歐姆微帶線（即銅線）上通常會產生6.5ps/mm的傳播延遲。

 

因此，數據線之間的任何長度變化都會引入額外的傳輸延遲。LD 去偏差緩衝區的大小也應考慮到這個因素。

 

P, V, T 的影響

 

過程（如半導體製程）、電壓和溫度隨時間的差異會影響電子係統的工作點。這也是為什麼器件需經曆完全的測試
、驗證以得出性能參數 —— 即建立 PVT 邊界條件。任何旨在提供確定性延遲的係統都必須足夠健壯，以避免 P
、V 或 T 的de變bian化hua影ying響xiang確que定ding性xing。這zhe需xu要yao一yi些xie控kong製zhi的de機ji製zhi以yi允yun許xu初chu始shi係xi統tong校xiao準zhun，以yi及ji一yi個ge監jian控kong性xing能neng隨sui時shi間jian變bian化hua的de二er階jie方fang法fa。我wo們men稍shao後hou將jiang繼ji續xu討tao論lun這zhe一yi話hua題ti。

 

考慮到以上的所有因素，如果同步脈衝和接收輸出緩衝區“有效數據”之間的延遲是固定不變的，則係統的延遲是確定性的（圖 2：釋放數據）。此外，如果經曆了多次上電和複位循環後，延遲的行為可以重現
，則這一事件是健壯的。

 

使用同步標誌流程解決 ADC 的亞穩態

 

為了避免亞穩態，需引入相對於主時鍾的門事件延遲，如圖3 所示。這種方法本質上是一種重新計時的方法。同步 EV12AQ600 的四個核心需要精確的時鍾以實現核心的精確交織。這是 ADC 時鍾管理單元（CMU）的工作
， CMU 還通過 SYNC_CTRL 寄存器（0x000C）實現亞穩態緩解功能。在初始化時，ADC 通過置位SYNC_FLAG 位（0x000D=1）標記出亞穩態。一旦被置位
，SYNC_CTRL寄存器允許用戶編程ADC 采樣邊緣（圖3）。要避免亞穩態，隻需檢查 SYNC_FLAG 是否被重新置位。如果一切正常，則 SYNC_FLAG 保持為低（在 EV12AQ600 的手冊中有SYNC_FLAG 的工作流程）。

 

 

圖 2 在 LD 中去除 ADC 輸出數據的偏差

 

 

圖 3 同步脈衝延遲避開亞穩態區

 

同步鏈：一種實現多通道確定性的簡單方法

 

EV12AQ600 的 CMU 提供了解決內部亞穩態的控製方法。值得注意的是，EV12AQ600 通過其同步輸出信號(SYNCO)促進了同步鏈的實現。這個輸出信號可以通過菊花鏈連接到擴展係統中的其他 ADC 上，可始終保持確定性和相位相幹采樣。這對於相位信息至關重要的係統（如波束形成應用中的合成孔徑雷達(SAR)）來說是一個巨大的優勢。雖然這一方法在多通道係統中擴展了確定性采樣，但它隻影響模擬前端。它無法保證發送到LD 的輸出數據是確定性的。因此，在數字域，我們需要進一步的解決方案。

 

確保數字後端的確定性

前麵的圖 2 顯示了不同的 ESS 的到達時間有所不同。消除這些線路偏差的一個低開銷的方法是創建一個延遲計數器——這在LD 中很容易實現（如圖4）。

 

計數器累加從 ADC 初始同步脈衝開始的時鍾周期數和LD 接收的最慢的 ESS。在這種情況下，“釋放數據”事件標誌著接收數據反串行化的完成。通過訓練係統
，同步延遲量化了最慢的 ESIstream 線路的鏈路延遲，包括鏈路層和物理銅線互聯的影響。

 

計(ji)數(shu)器(qi)延(yan)遲(chi)考(kao)慮(lv)到(dao)所(suo)有(you)接(jie)收(shou)緩(huan)衝(chong)區(qu)數(shu)據(ju)的(de)後(hou)續(xu)對(dui)齊(qi)。顯(xian)然(ran)，在(zai)大(da)型(xing)分(fen)布(bu)式(shi)係(xi)統(tong)中(zhong)，每(mei)個(ge)轉(zhuan)換(huan)器(qi)的(de)數(shu)據(ju)鏈(lian)路(lu)延(yan)遲(chi)不(bu)同(tong)
，需(xu)要(yao)在(zai)初(chu)始(shi)訓(xun)練(lian)階(jie)段(duan)建(jian)立(li)。幸(xing)運(yun)的(de)是(shi)，在(zai)ESIstream 係統中，同步鏈可輔助加強確定性采樣。同步事件可調整 data ready 信號
，並針對最慢的線路進行延遲並留有適當的餘量，擴展了分布式係統的確定性延遲。

 

 

圖 4 同步計數器環路延遲“data lanes ready”信號
，直到最慢的線路準備好

 

管理 PVT 對確定性的影響

 

隨著采樣頻率的增加，特別是當 EV12AQ600 接近6.4GHz 的上限時，溫度變化引入的時鍾信號偏差會導致係統偏離確定性操作，這一點需要加以防範。

 

Teledyne e2v 提出了以下兩種對策：

 

• 對係統的溫度變化進行參數化描述，以確定其正常工作極限

 

• 開(kai)發(fa)一(yi)個(ge)動(dong)態(tai)的(de)微(wei)調(tiao)算(suan)法(fa)以(yi)設(she)置(zhi)同(tong)步(bu)脈(mai)衝(chong)邊(bian)緣(yuan)的(de)位(wei)置(zhi)顯(xian)然(ran)
，後(hou)一(yi)種(zhong)方(fang)法(fa)更(geng)複(fu)雜(za)，但(dan)可(ke)在(zai)整(zheng)個(ge)生(sheng)命(ming)周(zhou)期(qi)提(ti)供(gong)更(geng)大(da)的(de)靈(ling)活(huo)性(xing)，也(ye)增(zeng)加(jia)了(le)開(kai)發(fa)的(de)成(cheng)本(ben)。

 

 

圖 5 最具挑戰性的係統環境可能需要精確的延遲方法

 

熱特性

這裏的目標是建議一個安全的中溫工作點，以確保確定性
，然後在工作範圍內調整溫度，並監控 ADC 的亞穩態區(MZ)的 SYNC_FLAG。通過生成的 MZ 映射，可以確定特定溫度下
，對於最佳工作餘量的最佳 SYNC_EDGE值（0：上升沿
，1: 下降沿）。將這些信息保存在本地查找表裏
，係統就能夠調整合適的 SYNC_EDGE 應對溫度的變化。

 

詳細的 MZ 映射有助於避免亞穩態。這種方法的一個局限性與老化引入的變化有關。很難參數化整個生命周期的性能，也難以得出和時間相關的 MZ 映射。在這種情況下
，另一種方法可能會有所幫助。

 

 

溫控算法

這是一種動態調整同步脈衝相位偏移（相對於主時鍾）的算法，可作為 LD 中的一個額外的時間延遲模塊來實現 —— 例如Xilinx FPGA 中的ODELAY 模塊。 如前所述，首先建立一個中溫確定性工作點。

 

然後，使用SYNC_FLAG 流程，在整個相位範圍內（0 到 360 度）調整同步信號相對主時鍾的相位，並監視每片 ADC 的SYNC_FLAG 置位事件。這個過程建立了同步相位餘量的範圍。有了這些信息，確定性操作可通過以下方式維持：

 

●設置同步脈衝的最大相位餘量

 ●或動態調整相位以避免亞穩態

 

采用任何一種策略都需要仔細的係統級考慮。在高時鍾頻率下


，相位餘量受到很大的限製，如圖5 所示。根據權衡和布線的考慮
，可能需要引入精細的同步相位調整控製
，該控製由每片ADC 外部的時間延遲IC 提供。

 

表 1 幀長度的選擇決定邏輯資源和數據速率

 

有一個因素決定了整體延遲——數據幀長度的選擇。這影響邏輯器件的設計。表 1 量化了選擇 1 個
、2 個 或3 個字的幀長度的影響。

 

現代的 FPGA 可以解碼高達 400-500MHz 的線路數據速率。然而
，實際應用中還需從經濟的角度考慮。某些應用或許隻需要較慢的幀速率。這可以用較長的幀實現（表1）。

 

但是，這種選擇會影響所需數字資源的複雜度，並隱式地增加總的絕對延遲（圖6）。

 

圖 6 用單位間隔 (UI) 表示的總係統延遲

 

ESISTREAM與JESD204B/C的簡介

雖然 JESD204B/C 可實現可重構性
，但毫無疑問的是，信號處理行業對其隱含的複雜性十分警惕。一個供應商的技術文檔寫著“JESD204 生存指南”。這個問題來源於多時鍾域和複雜的傳輸層。這兩種方法的高級特性總結如下（表2）。

 

ESIstream 消除了 JESD204 傳輸層編碼的複雜性
，除此之外還有一個優點，即它是一個簡單的協議，規範文檔隻有 12 頁。此外，如下的幾個原因使應用ESIstream 更加簡單：

 

• 消除本地多幀時鍾（LMFC），簡化了幀結構，幫助調試

• 無需考慮 PCB 上同步信號布線等長，因為它在每片轉換器裏在SYNCO 輸出端重新計時到主時鍾

• 消除外部 SYSREF 信號
，因此 ESIstream 通常無需額外的硬件來實現確定性

• 確定性延遲來源於一次訓練流程。一旦延遲參數被確定，對於給定的設計
，這些參數是固定的。因此ESIstream 非常容易投入生產。

 

 

表 2 JESD204B/C 和 ESIstream 的特點總結

 

結論

 

管理係統設計以確保確定性延遲，這一點在很多高級應用中是至關重要的。絕對延遲很少是關鍵性能的決定因素，而固定（有限）的(de)延(yan)遲(chi)才(cai)是(shi)重(zhong)中(zhong)之(zhi)重(zhong)。在(zai)超(chao)高(gao)速(su)係(xi)統(tong)中(zhong)
，實(shi)現(xian)這(zhe)一(yi)目(mu)標(biao)的(de)難(nan)度(du)越(yue)來(lai)越(yue)大(da)
，因(yin)為(wei)時(shi)間(jian)的(de)餘(yu)量(liang)越(yue)來(lai)越(yue)少(shao)。幸(xing)運(yun)的(de)是(shi)，專(zhuan)業(ye)的(de)元(yuan)器(qi)件(jian)供(gong)應(ying)商(shang)做(zuo)了(le)很(hen)多(duo)努(nu)力(li)來(lai)解(jie)決(jue)這(zhe)些(xie)令(ling)人(ren)頭(tou)疼(teng)的(de)問(wen)題(ti)。

 

以EV12AQ600為例，有如下幾項技術：

 

●從架構的角度，最簡單的方法是亞穩態標誌（SYNC_FLAG），它與同步邊沿控製配合
，允許調整同步信號的相位，以避免出現不允許的狀態。

 

●這個重新計時的同步信號可通過菊花鏈連接到一係列ADC 上，確保整個擴展係統的相幹采樣相位。

 

●最後
，將主時鍾和同步延遲計數器/發生器邏輯模塊結合，提供一個消除 LD 上數據線到達時間偏差的簡單的方法。

 

我們認為無需許可證的 ESIstream 因其簡化的數據鏈路層在複雜係統中具有明顯的優勢。JESD204B/C （sub-classes 1 和 2）yetigonglebaozhengquedingxingdejizhi，danjubaodao，shiyongzhezhongxieyishixianjianzhuangdelianjiecaozuofeichangkunnan。tadexuduojishutiaozhanlaiyuanyuchuanshucengdefuzaxing

，erzhezhongfuzaxingyutazhichidecaozuodeduoyangxingyouguan。

 

關於更多的低開銷 ESIstream 的方案
，請訪問在線資源中心 ESIstream.com。無論選擇哪個方案，確定性延遲都是一個可實現的係統設計目標。