電子設計中你不得不注意的8大誤區
發布時間:2014-03-28 責任編輯:xiangpeng
誤區是每個電子工程師必經之路,但是先知到這些誤區可以幫助你少走很路的彎路。

電子設計誤區一:這板子的PCB設計要求不高,就用細一點的線,自動布吧。
點評:自動布線必然要占用更大的PCB麵積,同時產生比手動布線多好多倍的過孔,在批量很大的產品中,PCB廠家降價所考慮的因素除了商務因素外,就是線寬和過孔數量,它們分別影響到PCB的成品率和鑽頭的消耗數量,節約了供應商的成本,也就給降價找到了理由。
電子設計誤區二:這些總線信號都用電阻拉一下,感覺放心些。
點評:信xin號hao需xu要yao上shang下xia拉la的de原yuan因yin很hen多duo,但dan也ye不bu是shi個ge個ge都dou要yao拉la。上shang下xia拉la電dian阻zu拉la一yi個ge單dan純chun的de輸shu入ru信xin號hao,電dian流liu也ye就jiu幾ji十shi微wei安an以yi下xia,但dan拉la一yi個ge被bei驅qu動dong了le的de信xin號hao,其qi電dian流liu將jiang達da毫hao安an級ji,現xian在zai的de係xi統tong常chang常chang是shi地di址zhi數shu據ju各ge32位,可能還有244/245隔離後的總線及其它信號,都上拉的話,幾瓦的功耗就耗在這些電阻上了。
電子設計誤區三:CPU和FPGA的這些不用的I/O口怎麼處理呢?先讓它空著吧,以後再說。
點評:不用的I/O口如果懸空的話,受外界的一點點幹擾就可能成為反複振蕩的輸入信號了,而MOS器件的功耗基本取決於門電路的翻轉次數。如果把它上拉的話,每個引腳也會有微安級的電流,所以最好的辦法是設成輸出(當然外麵不能接其它有驅動的信號)
電子設計誤區四:這款FPGA還剩這麼多門用不完,可盡情發揮吧。
點評:FGPA的功耗與被使用的觸發器數量及其翻轉次數成正比,所以同一型號的FPGA在不同電路不同時刻的功耗可能相差100倍。盡量減少高速翻轉的觸發器數量是降低FPGA功耗的根本方法。
電子設計誤區五:這些小芯片的功耗都很低,不用考慮。
點評:對於內部不太複雜的芯片功耗是很難確定的,它主要由引腳上的電流確定,一個ABT16244,沒有負載的話耗電大概不到1毫安,但它的指標是每個腳可驅動60毫安的負載(如匹配幾十歐姆的電阻),即滿負荷的功耗最大可達60*16=960mA,當然隻是電源電流這麼大,熱量都落到負載身上了。
電子設計誤區六:存儲器有這麼多控製信號,我這塊板子隻需要用OE和WE信號就可以了,片選就接地吧,這樣讀操作時數據出來得快多了。
點評:大部分存儲器的功耗在片選有效時(不論OE和WE如何)將比片選無效時大100倍以上,所以應盡可能使用CS來控製芯片,並且在滿足其它要求的情況下盡可能縮短片選脈衝的寬度。
電子設計誤區七:這些信號怎麼都有過衝啊?隻要匹配得好,就可消除了。
點評:除了少數特定信號外(如100BASE-T、CML),都是有過衝的,隻要不是很大,並不一定都需要匹配,即使匹配也並非要匹配得最好。象TTL的輸出阻抗不到50歐姆,有的甚至20oumu,ruguoyeyongzhemedadepipeidianzudehua,nadianliujiufeichangdale,gonghaoshiwufajieshoude,lingwaixinhaofuduyejiangxiaodebunengyong,zaishuoyibanxinhaozaishuchugaodianpingheshuchudidianpingshideshuchuzukangbingbuxiangtong,yemeibanfazuodaowanquanpipei。suoyiduiTTL、LVDS、422等信號的匹配隻要做到過衝可以接受即可。
電子設計誤區八:降低功耗都是硬件人員的事,與軟件沒關係。
點評:硬件隻是搭個舞台,唱戲的卻是軟件,總線上幾乎每一個芯片的訪問、每一個信號的翻轉差不多都由軟件控製的,如果軟件能減少外存的訪問次數(多使用寄存器變量、多使用內部CACHE等)、及時響應中斷(中斷往往是低電平有效並帶有上拉電阻)及其它爭對具體單板的特定措施都將對降低功耗作出很大的貢獻。
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