隨著電路設計高速高密的發展趨勢，QFN封裝已經有0.5mm pitch甚至更小pitch的應用。由小間距QFN封裝的器件引入的PCB走線扇出區域的串擾問題也隨著傳輸速率的升高而越來越突出。對於8Gbps及以上的高速應用更應該注意避免此類問題，為高速數字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入串擾的抑製方法進行了仿真分析，為此類設計提供參考。

 

問題分析

在PCB設計中，QFN封裝的器件通常使用微帶線從TOP或者BOTTOM層扇出。對於小間距的QFN封裝，需要在扇出區域注意微帶線之間的距離以及並行走線的長度。圖一是一個0.5 pitch QFN封裝的尺寸標注圖。

圖二是一個使用0.5mm pitch QFN封裝的典型的1.6mm 板厚的6層板PCB設計：

 

圖二：QFN封裝PCB設計TOP層走線

 

差分線走線線寬/線距為：8/10, 走線距離參考層7mil
，板材為FR4.

 

圖三：PCB差分走線間距與疊層
 

從上述設計我們可以看出，在扇出區域差分對間間距和差分對內的線間距相當，會使差分 對間的串擾增大。

 

圖四是上述設計的差分模式的近端串擾和遠端串擾的仿真結果，圖中D1~D6是差分端口。

 

圖四：差分模式端口定義及串擾仿真結果
 

從仿真結果可以看出，即使在並行走線較短的情況下，差分端口D1對D2的近端串擾在5GHz超過了-40dB，在10GHz達到了-32dB，遠端串擾在15GHz達到了-40dB。對於10Gbps及以上的應用而言
，需要對此處的串擾進行優化
，將串擾控製到-40dB以下。

 

優化方案分析

對於PCB設計來說，比較直接的優化方法是采用緊耦合的差分走線，增加差分對間的走線間距，並減小差分對之間的並行走線距離。

 

圖五是針對上述設計使用緊耦合差分線進行串擾優化的一個實例：

 

圖五 緊耦合差分布線圖
 

圖六是上述設計的差分模式的近端串擾和遠端串擾的仿真結果：

 

圖六 緊耦合差分端口定義及串擾仿真結果
 

從優化後的仿真結果可以看出，使用緊耦合並增加差分對之間的間距可以使差分對間的近端串擾在0~20G的頻率範圍內減小4.8~6.95dB。遠端串擾在5G~20G的頻率範圍內減小約1.7~5.9dB。

 

表一 近端串擾優化統計

 

表二 遠端串擾優化統計
 

除(chu)了(le)在(zai)布(bu)線(xian)時(shi)拉(la)開(kai)差(cha)分(fen)對(dui)之(zhi)間(jian)的(de)間(jian)距(ju)並(bing)減(jian)小(xiao)並(bing)行(xing)距(ju)離(li)之(zhi)外(wai)
，我(wo)們(men)還(hai)可(ke)以(yi)調(tiao)整(zheng)差(cha)分(fen)線(xian)走(zou)線(xian)層(ceng)和(he)參(can)考(kao)平(ping)麵(mian)的(de)距(ju)離(li)來(lai)抑(yi)製(zhi)串(chuan)擾(rao)。距(ju)離(li)參(can)考(kao)層(ceng)越(yue)近(jin)，越(yue)有(you)利(li)於(yu)抑(yi)製(zhi)串(chuan)擾(rao)。在(zai)采(cai)用(yong)緊(jin)耦(ou)合(he)走(zou)線(xian)方(fang)式(shi)的(de)基(ji)礎(chu)上(shang)
，我(wo)們(men)將(jiang)TOP層與其參考層之間的距離由7mil調整到4mil。

 

圖七 疊層調整示意圖
 

根據上述優化進行仿真

，仿真結果如下圖：

 

圖八 疊層調整後串擾仿真結果
 

值zhi得de注zhu意yi的de是shi，當dang我wo們men調tiao整zheng了le走zou線xian與yu參can考kao平ping麵mian的de距ju離li之zhi後hou

，差cha分fen線xian的de阻zu抗kang也ye隨sui之zhi發fa生sheng變bian化hua，需xu要yao調tiao整zheng差cha分fen走zou線xian滿man足zu目mu標biao阻zu抗kang的de要yao求qiu。芯xin片pian的deSMT焊盤距離參考平麵距離變小之後阻抗也會變低，需要在SMT焊盤的參考平麵上進行挖空處理來優化SMT焊盤的阻抗。具體挖空的尺寸需要根據疊層情況進行仿真來確定。

 

圖九 疊層調整後QFN焊盤阻抗優化示意圖
 

從仿真結果可以看出
，調整走線與參考平麵的距離後，使用緊耦合並增加差分對之間的間距可以使差分對間的近端串擾在0~20G的頻率範圍內減小8.8~12.3dB。遠端串擾在0~20G範圍內減小了2.8~9.3dB。

 

表三 近端串擾優化統計

 

表四 遠端串擾優化統計
 

結論

 

通過仿真優化我們可以將由小間距QFN封裝在PCB上引起的近端差分串擾減小8~12dB，遠端串擾減小3~9dB,為高速數據傳輸通道提供更多裕量。本文涉及的串擾抑製方法可以在製定PCB布線規則和疊層時綜合考慮，在PCB設計初期避免由小間距QFN封裝帶來的串擾風險。

 

（來源：誌博PCB，作者： 楊多多）