對於高速的DSPmijixingxitongsheji，jiangdigonglvbiandeyuelaiyuezhongyao。liru，zaitongxinxitongzhong，tongxinbixuyizhouqicufafangshilaishishi，yibimianfangdaqihexitongqiyubufendianluchixuxiaohaogonglv。zaichuanganqiwangluozhongdeyaoqiushidingqiguanduangongzuodechuanganqi(比如用於交通圖像或天氣傳感器)，或者定期打開它們(例如在地震情況下)，以(yi)及(ji)在(zai)設(she)備(bei)回(hui)到(dao)睡(shui)眠(mian)模(mo)式(shi)之(zhi)前(qian)以(yi)猝(cu)發(fa)方(fang)式(shi)上(shang)傳(chuan)信(xin)息(xi)。在(zai)通(tong)常(chang)具(ju)有(you)相(xiang)對(dui)較(jiao)低(di)取(qu)樣(yang)頻(pin)率(lv)的(de)醫(yi)療(liao)監(jian)測(ce)設(she)備(bei)中(zhong)

，需(xu)要(yao)通(tong)過(guo)實(shi)施(shi)周(zhou)期(qi)性(xing)操(cao)作(zuo)其(qi)低(di)功(gong)耗(hao)特(te)性(xing)的(de)方(fang)式(shi)來(lai)最(zui)大(da)限(xian)度(du)減(jian)少(shao)功(gong)耗(hao)，相(xiang)似(si)的(de),手持便攜式解決方案也是如此。

對於著重降低功率的DSP密mi集ji型xing係xi統tong設she計ji，設she計ji人ren員yuan不bu僅jin僅jin是shi要yao提ti供gong最zui低di的de靜jing態tai功gong率lv，更geng重zhong要yao的de是shi需xu要yao專zhuan注zhu於yu實shi現xian盡jin可ke能neng低di的de總zong體ti功gong耗hao
，尤you其qi是shi在zai高gao頻pin率lv和he高gao溫wen條tiao件jian下xia。現xian場chang可ke編bian程cheng門men陣zhen列lie(FPGA)通過綜合的方法來實現功耗最小化
，有助於達到這個目標。這種方法包括加工工藝、架構和邏輯配置設計

，以及包括SERDES、DDR2/3和DSP模塊的嵌入式特性，同時還加入了進一步降低靜態功耗的特殊功率模式。

FPGA演進

在過去二十年裏，許多先進的CPU和MCU構建了各種節能模式
，以應對DSP密集型設計中較高頻率和集成度水平引起的功耗難題。僅有最先進的FPGA器件提供了類似的低功耗能力，並且支持更高頻率器件。直至最近才出現可以解決早期基於SRAM解決方案的泄漏問題
，同時帶有低功耗模式實現額外節能能力的FPGA器件。

大體上，靜態功率、動態功率
，以及浪湧功率這三種功率成分左右了總體功耗，這與FPGA功率預算相關。必需有效地管理這三種成分以實現最低功耗。

管理這些功率成分需要固有低泄漏電流——這是FPGA器件支持DSP密集設計之功率需求的一個重要特性。與使用SRAM單元的FPGA器件相比，基於flash的FPGA解決方案具有優勢，這是因為基於flash的 FPGA使用單一(而不是六個)晶體管來構建，而且配置功率和浪湧功率(上電期間)均為零。SRAM FPGAshangdianchuyuweipeizhizhuangtai，bixuwanchengchushishangdianfuweishunxu。shouxian，gegepeizhiweichuyuweizhizhuangtai，bingqiebixuzaimeigedianyuanzhouqichushihua。yinci，chanshenglegaozhishuanpeihuochangzhishubaiweimiaozhijianfengdelangyongdianliu，zhedailailelangyonggonglv(請參見圖1)。

圖1：使用基於flash的FPGA器件

，可以在器件啟動和配置階段省去數百微瓦(mW)功率。為了避免大電流峰值，SRAM FPGA需要複雜的上電排序，因此增加了元器件成本和占位麵積。

為了緩減這個尖峰電流，許多SRAM FPGA器件也都具有附加的複雜係統上電順序要求。而基於flash的非易失性 FPGA無需外部配置器件來進行重新編程，在啟動階段省去了數百微瓦(mW)，並且省去了用於緩減尖峰電流的外部器件。在某些情況下

，與基於SRAM的解決方案相比，基於flash的FPGA可以把每單元泄漏電流降低1000倍，並且具有超低靜態電流和無需外部緩減器件的優勢。

基於flash的 FPGA器件除了固有較低功率之外，還可以利用附加的特性以進一步減小功率。基於flash的 FPGA器件在單一芯片上結合了硬IP模塊和FPGA架構，並且這個FGPA集成了功能齊全的微控製器係統、增強的FPGA架構和高速串行和存儲器接口。附加的功率敏感特性和其它特性包括：

增強的SERDES功能：最新FPGA的每個SERDES通道的每Gbps功率降低至13mW

，與具有相似功能的其它FPGA解決方案相比，可以降低多達5倍(參見圖2)。

在較小的器件中集成許多不同的硬IP和其它資源：通過加入更多I/O、收發器、PCI Express端點和高性能存儲器子係統，可以在更小
、功率更低的器件中提供更多功能。

嵌入式RAM和數學模塊：基於flash 的 FPGA器件包括內建的硬RAM模塊和數學模塊，用於密集型DSP應用。而且，這些模塊在低功率下提供高性能水平。圖3所示為不同FPGA製造商之間的RAM功率比較。

固有低功率的嵌入式處理器子係統：某些子係統提供多種低功率模式
，包括睡眠模式和深度睡眠模式，使用低功率模式可以實現FPGA架構和相關I/O的快速停止和啟動，同時保存FPGA架構的狀態

，並且顯著降低功耗。器件大約花100ms來進入睡眠模式，再花大約100ms退出這個模式。然而
，FPGA退出睡眠模式的狀態可以保存，該器件從其退出的狀態繼續運作。

使用附加的工具來最大限度地減小功率：通過使用各種工具來計算功率配置

，以及使用智能floor-planning和功率優化布局布線，用戶能夠進一步優化其設計以降低功耗。

所有這些降低功率的特性和功能
，在高速DSP密集型係統設計中特別重要。
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DSP設計的挑戰

DSP密集型係統設計需要複雜的數學計算
、高存儲器帶寬要求，以及具有動態重新配置的高速串行傳輸，這些要求在高性能水平下消耗很大的功率。下一代FPGA器件必需能夠以盡可能低的功耗來應對這些需求，並且不影響性能。DSP係統設計人員在設計中使用數個不同的構件(乘法器、存儲器、收發器等)，而不同係統架構實施方案的功耗有著顯著的區別，這取決於使用的FPGA器件。

所有FPGAqijianyedoushiyongyingchengfaqizuoweijichujisuandanyuan
，zhegeyingchengfaqizaizongtixitonggonglvyusuanfangmianjuzuqingzhong。weici，meigaosenmeiyanjiulejuyoubutongjiagoudeyouxianmaichongxiangying(FIR)濾波器，並且根據乘法器數目對比運作頻率，分析了各個器件的功耗。

FIR濾波器經常用於在各種應用中消除不必要噪聲，同時提升信號質量，或者修理信號波幅的DSP模塊，有著數種FIR濾波器架構，包括轉置或收縮(有或沒有對稱性) 。這兩種架構均具有與總體初始延遲、DSP模塊數目
、吞吐量或性能，以及管線寄存器數目相關的特性
，兩種架構之間的區別如圖4所示
，圖中顯示16-Tap FIR轉置和收縮的對稱型款。


現在來總結兩種架構之間的區別：轉置架構使用管線級並且減少輸入扇出以提高運作頻率；同時，N-Tap systolic FIR的初始延遲是(2*N -2)周期。比較之下，雖然轉置架構的運作頻率較低，但其初始延遲較好(N-1周期)，而且使用較少的時序資源。這些架構還要考慮其它的因素
，最重要的是濾波器穩定性，尤其是必需考慮大量抽頭(tap)shumuhejiaquantexing。liru，zaixuyaohuishengxiaochudeyuyinchuliyingyongzhong
，zaicunzaidabufenhuishengdejinduan，quanzhongbixujiaogao，zaihuishengjiaoshaodehouxulvboqichoutoushangjiaodi。

根據使用的架構不同
，FPGA的功耗可能顯著變化。在一項研究中，使用了功耗預算工具
，並且使用FPGA開發工具套件在32、64和128-Tap Transpose FIR實施方案中測量不同溫度下的實際矽器件
；研究結果表明FPGA器件通過合適的設計和實施來提供了顯著的節能。此外
，這些節能在較低的頻率和高溫下更加明顯。另一個重要發現是，對於最佳性能FPGA器件，功耗與抽頭的數目成線性關係。換句話說，如果抽頭的數目少
，某些性能較差FPGA的功耗數值更差
；對於其它器件
，在抽頭數目高時
，它們的性能更差。這可能與架構問題有關。


結語

今天以DSP為中心的係統設計
，麵臨不斷增加的減小功耗的壓力。今天基於flash的 FPGA技術不隻是減少靜態功耗，而是減少總體功耗，正是實現下一代高速DSP密集型係統設計的重要因素

，這些設計要求必需在不斷縮小的外形尺寸中提供高算法性能


，並具有盡可能低的功耗。

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