1 PLD發展過程

早期的可編程邏輯器件隻有可編程隻讀存貯器（PROM）、紫外線可擦除隻讀存貯器（EPROM）和電可擦除隻讀存貯器（E2PROM）三種。由於結構的限製
，他們隻能完成簡單的數字邏輯功能。

稍後，出現了一類結構上稍複雜的可編程芯片
，即可編程邏輯器件（PLD），他能夠完成各種數字邏輯功能。這一階段（大約20世紀70年代中期）的產品主要有可編程陣列邏輯（ProgrammableArrayLogic
，PAL）
，PAL由一個可編程的“與”平麵和一個固定的“或”平麵構成，或門的輸出可以通過觸發器有選擇地被置為寄存狀態。PAL器件是現場可編程的
，他的實現工藝有反熔絲技術
、EPROM技術和E2PROM技術。

20世紀80年代初期
，在PAL的基礎上
，又發展了一種通用陣列邏輯（GenericArrayLogic，GAL）
，他采用E2PROM工藝，實現了電可按除

、電可改寫，其輸出結構是可編程的邏輯宏單元
，因而他的設計具有很強的靈活性
，至今仍有許多人使用。

20世紀80年代中期，為了彌補上述缺陷
，又先後推出了可擦除、可編程的邏輯器件（ErasableProgrammableLogicDevice，EPLD）。CPLD和FPGA，EPLD的集成度更高，設計更靈活
，但內部連線功能較弱。

2 結構比較

不同廠家對PLD的叫法不盡相同
，但一般來說，把基於乘積項技術，FLASH（類似E2PROM工藝）工藝的PLD叫CPLD;把基於查找表技術，SRAM工藝，要外掛配置E2PROM的PLD叫FPGA。下麵從內部結構對2者進行比較。

2.1 基於乘積項的CPLD結構

以altera的MAX7000為例，其他型號的結構與此都非常相似，這種PLD結構可分為3塊：宏單元（marocell）
，可編程連線陣列（ProgrammableInterconnectArray
，PIA）和輸入輸出I/O控製塊。宏單元是CPLD的基本結構，由他來實現基本的邏輯功能。

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2.2 基於查找表的FPGA結構

以Altera的FLEX/ACEX為例，這種PLD結構主要包括邏輯陣列塊（LogicArrayBlock，LAB），輸入輸出塊（InputOutputElement，I/OE），隨機存儲器塊（RandomAccessMemory，RAM未表示出）和可編程行/列連線。其中一個LAB包括8個邏輯單元（LogicElement，LE）
，每個LE包括一個LUT一個觸發器和相關的相關邏輯。LE是FLEX/ACEX芯片實現邏輯的最基本結構。如圖3所示。

由以上CPLD和FPGA的結構比較，可以看出CPLD的每個宏單元都類似PAL結構
，一片CPLD又是N個宏單元的陣列集合，且其邏輯塊互連具有集總式特點。FPGA的LAB的也是陣列排列，但是LAB之間是采用分布式互連方式
，其基本單元LE的尋址進行的是一種邏輯門運算。

3 功能比較

盡管CPLD和FPGA都是PLD器件，有很多共同特點，但由於上節對CPLD和FPGA進行結構上比較的不同
，在使用過程中仍然具有很大的差異。

（1）適合結構

一般認為CPLD是“邏輯豐富”型的，更適合完成各種算法和組合邏輯，FPGA是“時序豐富”型的，更適合於完成時序邏輯。換句話說

，CPLD更適合於觸發器有限而乘積項豐富的結構，而FPGA更適合於觸發器豐富的結構。

（2）運行速度

一般認為CPLD是“邏輯豐富”型的
，更適合完成各種算法和組合邏輯

，FPGA是“時序豐富”型的，更適合於完成時序邏輯。換句話說
，CPLD更適合於觸發器有限而乘積項豐富的結構
，而FPGA更適合於觸發器豐富的結構。

（3）編程方式

目前的CPLD主要是基於E2PROM或FLASH存儲器編程
， 編程次數達1萬次
；FPGA大部分是基於SRAM編程其優點是可進行任意次數的編程，並可在工作中快速編程
，實現板級和係統級的動態配置，因此可稱為可重配置硬件。

4 CPLD/FPGA發展趨勢

PLD在近20年的時間裏已經得到了巨大的發展
，在未來的發展中，將呈現以下幾個方麵的趨勢：

（1） 向大規模
、高集成度方向進一步發展

當前，PLD的規模已經達到了百萬門級，在工藝上，芯片的最小線寬達到了0.13um，並且還會向著大規模、高集成度方向進一步發展。

（2） 向低電壓、低功耗的方向發展

PLD的內核電壓在不斷的降低，經曆5V→3.3V→.5V→1.8V的演變，未來將會更低。工作電壓的降低使得芯片的功耗也大大減少，這樣就適應了一些低功耗場合的應用，比如移動通信設備、個人數字助理等。

（3） 向高速可預測延時方向發展

由於在一些高速處理的係統中，數據處理量的激增要求數字係統有大的數據吞吐速率，比如對圖像信號的處理，這樣就對PLD的速度指標提出了更高的要求;另(ling)外(wai)
，為(wei)了(le)保(bao)證(zheng)高(gao)速(su)係(xi)統(tong)的(de)穩(wen)定(ding)性(xing)

，延(yan)時(shi)也(ye)是(shi)十(shi)分(fen)重(zhong)要(yao)的(de)。用(yong)戶(hu)在(zai)進(jin)行(xing)係(xi)統(tong)重(zhong)構(gou)的(de)同(tong)時(shi)，擔(dan)心(xin)的(de)是(shi)延(yan)時(shi)特(te)性(xing)會(hui)不(bu)會(hui)因(yin)重(zhong)新(xin)布(bu)線(xian)的(de)改(gai)變(bian)而(er)改(gai)變(bian)，如(ru)果(guo)改(gai)變(bian)，將(jiang)會(hui)導(dao)致(zhi)係(xi)統(tong)性(xing)能(neng)的(de)不(bu)穩(wen)定(ding)性(xing)，這(zhe)對(dui)龐(pang)大(da)而(er)高(gao)速(su)的(de)係(xi)統(tong)而(er)言(yan)將(jiang)是(shi)不(bu)可(ke)想(xiang)象(xiang)的(de)，帶(dai)來(lai)的(de)損(sun)失(shi)也(ye)是(shi)巨(ju)大(da)的(de)。因(yin)此(ci)
，為(wei)了(le)適(shi)應(ying)未(wei)來(lai)複(fu)雜(za)高(gao)速(su)電(dian)子(zi)係(xi)統(tong)的(de)要(yao)求(qiu)，PLD的高速可預測延時也是一個發展趨勢。

（4） 向數摸混合可編程方向發展

迄今為止，PLD的(de)開(kai)發(fa)與(yu)應(ying)用(yong)的(de)大(da)部(bu)分(fen)工(gong)作(zuo)都(dou)集(ji)中(zhong)在(zai)數(shu)字(zi)邏(luo)輯(ji)電(dian)路(lu)上(shang)，在(zai)未(wei)來(lai)幾(ji)年(nian)裏(li)，這(zhe)一(yi)局(ju)麵(mian)將(jiang)會(hui)有(you)所(suo)改(gai)變(bian)


，模(mo)擬(ni)電(dian)路(lu)和(he)數(shu)摸(mo)混(hun)合(he)電(dian)路(lu)的(de)可(ke)編(bian)程(cheng)技(ji)術(shu)得(de)到(dao)發(fa)展(zhan)。目(mu)前(qian)的(de)技(ji)術(shu)ISPPAC可實現3種功能：信號調整、信號處理和信號轉換。信號調整主要是對信號進行放大、衰減和濾波;信號處理是對信號進行求和、求差和積分運算;信號轉換則是指把數字信號轉換成模擬信號。EPAC芯片集中了各種模擬功能電路，如可編程增益放大器、可編程比較器、多路複用器
、可編程A/D轉換器、濾波器和跟蹤保持放大器等。

（5） 向多功能、嵌入式模塊方向發展

現在
，PLD內已經廣泛嵌入RAM/ROM，FIFO等存儲器模塊，這些嵌入式模塊可以實現更快的無延時的運算與操作。特別是美國Altrea公司於2000年對可編程片上係統（SystemOnProgrammableChip，SOPC）的提出，使得以FPGA為物理載體、在單一的FPGA中實現包括嵌入式處理器係統、接口係統、硬件協處理器或加速器係統、DSP係統、數字通信係統、存儲電路以及普通數字係統更是成為目前電子技術中的研究熱點。

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