通常來講
，一項芯片或者FPGA項xiang目mu工gong程cheng走zou到dao綜zong合he這zhe一yi步bu說shuo是shi到dao了le尾wei聲sheng
，其qi實shi恰qia恰qia才cai是shi剛gang剛gang開kai始shi，後hou麵mian還hai有you很hen多duo很hen多duo的de流liu程cheng和he路lu要yao走zou，所suo以yi解jie決jue時shi序xu違wei規gui問wen題ti十shi分fen重zhong要yao，如ru果guo這zhe個ge問wen題ti解jie決jue不bu好hao，後hou麵mian的de流liu程cheng就jiu沒mei法fa往wang下xia走zou，整zheng個ge項xiang目mu可ke能neng停ting滯zhi不bu前qian，甚shen至zhi打da回hui到dao最zui開kai始shi重zhong新xin進jin行xingcoding
，如果在不幸運的話有可能整個項目就會fail，所以時序分析及解決違規問題則是必須攻克的一個難題。

其實所有的時序問題都可以歸結為常見的兩類問題：建立時間（setup time）和保持時間（hold time）的問題
，關於他們的定義大家可以百度一下。

 

1）一般呢，建立時間不滿足往往是由於組合邏輯團太大的原因造成的
；保持時間不滿足往往是由於組合邏輯團太小的原因造成的；建立時間和保持時間都不滿足的情況往往是出現在異步時鍾域中。

 

2）解決建立時間不滿足的方法有如下：加強約束
，重新進行綜合，對違規的路勁進行進一步的優化，但是一般效果可能不是很明顯

；降低時鍾的頻率或者提高電路的電壓，但是這個一般是在項目最初的時候決定的，這個時候很難再改變；拆分組合邏輯團插入寄存器，增加流水線，這個是常用的方法；盡量減小傳輸的延時
；換用先進的工藝，但是這個一般也不太現實。所以流水線是常用的方法。

 

3）解決保持時間不滿足的方法有如下：增加邏輯團的延時，一般就是在後端的時候插入buffer
；減小時鍾的延時。相比建立時間，保持時間的問題一般比較好解決。

 

4）異步時鍾域的問題：這個一般要單獨依靠異步時鍾域（CDC）處理的方法來解決。

 

所以整體而言，處理時鍾問題其實就是在處理建立時間，保持時間，異步時鍾等相關的問題
，把這些解決好，後麵才能順利的進行。

 

在後續中，會更為詳細的，圖文並茂的介紹如何處理建立時間和保持時間的方法，如何處理CDC的問題。希望大家耐心等待！