前段時間有位中國科學技術大學（我夢寐以求卻求而不得的學府）的研究生同學在我的博客下方留言谘詢時序約束的一些問題：“如果設計的電路隻是提供給NIOSII在FPGA內調用
，沒有外部器件的相關延時信息，該怎麼約束輸入輸出呢”。

 

其實呢，從事IC設計或者FPGA開kai發fa這zhe個ge行xing業ye，擁yong有you聰cong明ming的de大da腦nao寫xie好hao優you秀xiu的de代dai碼ma固gu然ran重zhong要yao，然ran而er學xue會hui對dui代dai碼ma或huo者zhe電dian路lu施shi加jia時shi序xu約yue束shu也ye是shi每mei個ge從cong業ye者zhe應ying該gai掌zhang握wo的de技ji巧qiao
，這zhe個ge技ji巧qiao可ke以yi幫bang助zhu你ni高gao效xiao且qie合he理li且qie正zheng確que的de定ding製zhiSPEC或者劃分模塊，進而為後續項目的順利進展打下良好的鋪墊。正確合理的時序約束可以幫你實現快速綜合出麵積盡量小、頻率盡量高的電路來。

 

通常情況下：

 

1、對係統的時鍾頻率約束的緊一些
，餘量可以根據情況定為10%-20%之間，比較緊的時鍾約束會讓綜合工具盡最大的能力去綜合電路。

 

2、輸(shu)入(ru)和(he)輸(shu)出(chu)的(de)延(yan)遲(chi)如(ru)果(guo)沒(mei)有(you)較(jiao)為(wei)準(zhun)確(que)的(de)參(can)考(kao)
，一(yi)般(ban)可(ke)以(yi)設(she)置(zhi)為(wei)周(zhou)期(qi)的(de)一(yi)半(ban)，而(er)且(qie)應(ying)該(gai)為(wei)同(tong)步(bu)係(xi)統(tong)的(de)約(yue)束(shu)
，如(ru)果(guo)為(wei)異(yi)步(bu)係(xi)統(tong)的(de)約(yue)束(shu)則(ze)沒(mei)有(you)實(shi)際(ji)的(de)意(yi)義(yi)

，另(ling)外(wai)要(yao)尤(you)其(qi)注(zhu)意(yi)純(chun)組(zu)合(he)電(dian)路(lu)的(de)情(qing)況(kuang)。

 

3、合理的約束時序性能的原則，60/40原則：

 

邏輯延遲低於timing budget 的60%，這個時候時序很容易滿足

；

 

邏輯延遲在60%-80%之間，軟件綜合的時間就會 變大很多；

 

邏輯延遲超過80%時，時序將很難滿足。

 

4
、對於FPGA綜合及布局布線而言，您的電路所占的資源最好不要超過整個FPGA的85%，否則FPGA不能夠很好的工作，電路性能可能也不會很好，所以選擇FPGA資源時最好根據您項目的情況進行預估算。

 

5、虛假路徑（false path）和多周期路徑（multi-period）要特殊對待。

 

6、跨時鍾域的地方要用跨時鍾域的處理方法保證其正確性，也可以通過跨時鍾域檢查的工具檢查其合理性。