下麵我們以問題的方式來告知大家這些技巧：

1、如何選擇PCB板材？
選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大於GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾個GHz的頻率時的介質損(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。

2
、如何避免高頻幹擾？
避免高頻幹擾的基本思路是盡量降低高頻信號電磁場的幹擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數字地對模擬地噪聲幹擾。

3、在高速設計中，如何解決信號的完整性問題？
信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗
，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。

4、差分布線方式是如何實現的？
差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種
，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現的方式較多。

5、對於隻有一個輸出端的時鍾信號線
，如何實現差分布線？
要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對隻有一個輸出端的時鍾信號是無法使用差分布線的。

6、接收端差分線對之間可否加一匹配電阻？
接收端差分線對間的匹配電阻通常會加, 其值應等於差分阻抗的值。這樣信號品質會好些。

7、為何差分對的布線要靠近且平行？
對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。

8、如何處理實際布線中的一些理論衝突的問題？
（1）基本上, 將模/數地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。
（2）晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必須滿足loop gain與phase的規範, 而這模擬信號的振蕩規範很容易受到幹擾, 即使加ground guard traces可能也無法完全隔離幹擾。 而且離的太遠, 地平麵上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。
（3）確實高速布線與EMI的要求有很多衝突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規範。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內層。 最後才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。

9
、如何解決高速信號的手工布線和自動布線之間的矛盾

？
現在較強的布線軟件的自動布線器大部分都有設定約束條件來控製繞線方式及過孔數目。 各家EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如, 是否有足夠的約束條件控製蛇行線(serpentine)蜿蜒的方式, 能否控製差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設計者的想法。 另外, 手動調整布線的難易也與繞線引擎的能力有絕對的關係。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。

10、關於test coupon。
test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產的PCB板的特性阻抗是否滿足設計需求。 一般要控製的阻抗有單根線和差分對兩種情況。 所以， test coupon上的走線線寬和線距(有差分對時)要與所要控製的線一樣。 最重要的是測量時接地點的位置。 為了減少接地引線(ground lead)的電感值， TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。

11、在高速PCB設計中，信號層的空白區域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配
？
一般在空白區域的敷銅絕大部分情況是接地。 隻是在高速信號線旁敷銅時要注意敷銅與信號線的距離

， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結構時。

12
、是否可以把電源平麵上麵的信號線使用微帶線模型計算特性阻抗？電源和地平麵之間的信號是否可以使用帶狀線模型計算？
是的， 在計算特性阻抗時電源平麵跟地平麵都必須視為參考平麵。 例如四層板: 頂層-電源層-地層-底層， 這時頂層走線特性阻抗的模型是以電源平麵為參考平麵的微帶線模型。

13、在高密度印製板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎？
一yi般ban軟ruan件jian自zi動dong產chan生sheng測ce試shi點dian是shi否fou滿man足zu測ce試shi需xu求qiu必bi須xu看kan對dui加jia測ce試shi點dian的de規gui範fan是shi否fou符fu合he測ce試shi機ji具ju的de要yao求qiu。另ling外wai，如ru果guo走zou線xian太tai密mi且qie加jia測ce試shi點dian的de規gui範fan比bi較jiao嚴yan

，則ze有you可ke能neng沒mei辦ban法fa自zi動dong對dui每mei段duan線xian都dou加jia上shang測ce試shi點dian
，當dang然ran，需xu要yao手shou動dong補bu齊qi所suo要yao測ce試shi的de地di方fang。

14、添加測試點會不會影響高速信號的質量？
至於會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上既有的穿孔(via or DIP pin)當測試點)可(ke)能(neng)加(jia)在(zai)線(xian)上(shang)或(huo)是(shi)從(cong)線(xian)上(shang)拉(la)一(yi)小(xiao)段(duan)線(xian)出(chu)來(lai)。前(qian)者(zhe)相(xiang)當(dang)於(yu)是(shi)加(jia)上(shang)一(yi)個(ge)很(hen)小(xiao)的(de)電(dian)容(rong)在(zai)線(xian)上(shang)
，後(hou)者(zhe)則(ze)是(shi)多(duo)了(le)一(yi)段(duan)分(fen)支(zhi)。這(zhe)兩(liang)個(ge)情(qing)況(kuang)都(dou)會(hui)對(dui)高(gao)速(su)信(xin)號(hao)多(duo)多(duo)少(shao)少(shao)會(hui)有(you)點(dian)影(ying)響(xiang)，影(ying)響(xiang)的(de)程(cheng)度(du)就(jiu)跟(gen)信(xin)號(hao)的(de)頻(pin)率(lv)速(su)度(du)和(he)信(xin)號(hao)緣(yuan)變(bian)化(hua)率(lv)(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

15、若幹PCB組成係統，各板之間的地線應如何連接
？
各個PCB板子相互連接之間的信號或電源在動作時
，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這(zhe)地(di)層(ceng)上(shang)的(de)電(dian)流(liu)會(hui)找(zhao)阻(zu)抗(kang)最(zui)小(xiao)的(de)地(di)方(fang)流(liu)回(hui)去(qu)。所(suo)以(yi)，在(zai)各(ge)個(ge)不(bu)管(guan)是(shi)電(dian)源(yuan)或(huo)信(xin)號(hao)相(xiang)互(hu)連(lian)接(jie)的(de)接(jie)口(kou)處(chu)，分(fen)配(pei)給(gei)地(di)層(ceng)的(de)管(guan)腳(jiao)數(shu)不(bu)能(neng)太(tai)少(shao)

，以(yi)降(jiang)低(di)阻(zu)抗(kang)
，這(zhe)樣(yang)可(ke)以(yi)降(jiang)低(di)地(di)層(ceng)上(shang)的(de)噪(zao)聲(sheng)。另(ling)外(wai)，也(ye)可(ke)以(yi)分(fen)析(xi)整(zheng)個(ge)電(dian)流(liu)環(huan)路(lu)
，尤(you)其(qi)是(shi)電(dian)流(liu)較(jiao)大(da)的(de)部(bu)分(fen)，調(tiao)整(zheng)地(di)層(ceng)或(huo)地(di)線(xian)的(de)接(jie)法(fa)
，來(lai)控(kong)製(zhi)電(dian)流(liu)的(de)走(zou)法(fa)(例如，在某處製造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。
[page]
16
、能介紹一些國外關於高速PCB設計的技術書籍和資料嗎
？
現在高速數字電路的應用有通信網路和計算機等相關領域。在通信網路方麵，PCB板的工作頻率已達GHz上下，迭層數就我所知有到40層之多。計算機相關應用也因為芯片的進步，無論是一般的PC或服務器(Server)
，板子上的最高工作頻率也已經達到400MHz (如Rambus) 以上。因應這高速高密度走線需求
，盲埋孔(blind/buried vias)、mircrovias及build-up製程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生產。 以下提供幾本不錯的技術書籍：
1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；
2.Stephen H. Hall
，“High-Speed Digital System Design”；
3.Brian Yang，“Digital Signal Integrity”；
4.Dooglas Brook，“Integrity Issues and printed Circuit Board Design”。

17
、兩個常被參考的特性阻抗公式：
a.微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中
，W為線寬
，T為走線的銅皮厚度，H為走線到參考平麵的距離，Er是PCB板材質的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。
b.帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平麵的距離，並且走線位於兩參考平麵的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。

18、差分信號線中間可否加地線？
差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。

19、剛柔板設計是否需要專用設計軟件與規範？國內何處可以承接該類電路板加工？
可以用一般設計PCB的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產。由於製造的工藝和一般PCB不同，各個廠商會依據他們的製造能力會對最小線寬、最小線距
、最小孔徑(via)有其**。除此之外
，可在柔性電路板的轉折處鋪些銅皮加以補強。至於生產的廠商可上網“FPC”當關鍵詞查詢應該可以找到。

 20
、適當選擇PCB與外殼接地的點的原則是什麼
？
選擇PCB與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控製此回流電流的路徑。例如
，通常在高頻器件或時鍾產生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接
，以盡量縮小整個電流回路麵積
，也就減少電磁輻射。

21
、電路板DEBUG應從那幾個方麵著手？
就數字電路而言
，首先先依序確定三件事情： 1. 確認所有電源值的大小均達到設計所需。有些多重電源的係統可能會要求某些電源之間起來的順序與快慢有某種規範。 2. 確認所有時鍾信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。3. 確認reset信號是否達到規範要求。 這些都正常的話
，芯片應該要發出第一個周期(cycle)的信號。接下來依照係統運作原理與bus protocol來debug。
 
22、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互幹擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB設計中的技巧?
在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的
，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：
1.控製走線特性阻抗的連續與匹配。
2.走(zou)線(xian)間(jian)距(ju)的(de)大(da)小(xiao)。一(yi)般(ban)常(chang)看(kan)到(dao)的(de)間(jian)距(ju)為(wei)兩(liang)倍(bei)線(xian)寬(kuan)。可(ke)以(yi)透(tou)過(guo)仿(fang)真(zhen)來(lai)知(zhi)道(dao)走(zou)線(xian)間(jian)距(ju)對(dui)時(shi)序(xu)及(ji)信(xin)號(hao)完(wan)整(zheng)性(xing)的(de)影(ying)響(xiang)，找(zhao)出(chu)可(ke)容(rong)忍(ren)的(de)最(zui)小(xiao)間(jian)距(ju)。不(bu)同(tong)芯(xin)片(pian)信(xin)號(hao)的(de)結(jie)果(guo)可(ke)能(neng)不(bu)同(tong)。
3.選擇適當的端接方式。
4.避免上下相鄰兩層的走線方向相同
，甚至有走線正好上下重迭在一起
，因為這種串擾比同層相鄰走線的情形還大。
5.利用盲埋孔(blind/buried via)來增加走線麵積。但是PCB板的製作成本會增加。 在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。
除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。
 
23、模擬電源處的濾波經常是用LC電路。但是為什麼有時LC比RC濾波效果差？
LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。 因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。
 
24、濾波時選用電感，電容值的方法是什麼？
電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流
，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波噪聲(ripple noise)。 電容值則和所能容忍的紋波噪聲規範值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。 另外，如果這LC是放在開關式電源(switching regulation power)的輸出端時，還要注意此LC所產生的極點零點(pole/zero)對負反饋控製(negative feedback control)回路穩定度的影響。

25、如何盡可能的達到EMC要求
，又不致造成太大的成本壓力？
PCB板上會因EMC而增加的成本通常是因增加地層數目以增強屏蔽效應及增加了ferrite bead、choke等抑製高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個係統通過EMC的要求。以下僅就PCB板的設計技巧提供幾個降低電路產生的電磁輻射效應。
1
、盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產生的高頻成分。
2

、注意高頻器件擺放的位置，不要太靠近對外的連接器。
3、注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。
4
、在(zai)各(ge)器(qi)件(jian)的(de)電(dian)源(yuan)管(guan)腳(jiao)放(fang)置(zhi)足(zu)夠(gou)與(yu)適(shi)當(dang)的(de)去(qu)耦(ou)合(he)電(dian)容(rong)以(yi)緩(huan)和(he)電(dian)源(yuan)層(ceng)和(he)地(di)層(ceng)上(shang)的(de)噪(zao)聲(sheng)。特(te)別(bie)注(zhu)意(yi)電(dian)容(rong)的(de)頻(pin)率(lv)響(xiang)應(ying)與(yu)溫(wen)度(du)的(de)特(te)性(xing)是(shi)否(fou)符(fu)合(he)設(she)計(ji)所(suo)需(xu)。
5、對外的連接器附近的地可與地層做適當分割，並將連接器的地就近接到chassis ground。
6
、可適當運用ground guard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。
7、電源層比地層內縮20H，H為電源層與地層之間的距離。
 
26、當一塊PCB板中有多個數/模功能塊時
，常規做法是要將數/模地分開
，原因何在
？
將數/模(mo)地(di)分(fen)開(kai)的(de)原(yuan)因(yin)是(shi)因(yin)為(wei)數(shu)字(zi)電(dian)路(lu)在(zai)高(gao)低(di)電(dian)位(wei)切(qie)換(huan)時(shi)會(hui)在(zai)電(dian)源(yuan)和(he)地(di)產(chan)生(sheng)噪(zao)聲(sheng)，噪(zao)聲(sheng)的(de)大(da)小(xiao)跟(gen)信(xin)號(hao)的(de)速(su)度(du)及(ji)電(dian)流(liu)大(da)小(xiao)有(you)關(guan)。如(ru)果(guo)地(di)平(ping)麵(mian)上(shang)不(bu)分(fen)割(ge)且(qie)由(you)數(shu)字(zi)區(qu)域(yu)電(dian)路(lu)所(suo)產(chan)生(sheng)的(de)噪(zao)聲(sheng)較(jiao)大(da)而(er)模(mo)擬(ni)區(qu)域(yu)的(de)電(dian)路(lu)又(you)非(fei)常(chang)接(jie)近(jin)

，則(ze)即(ji)使(shi)數(shu)模(mo)信(xin)號(hao)不(bu)交(jiao)叉(cha)， 模擬的信號依然會被地噪聲幹擾。也就是說數模地不分割的方式隻能在模擬電路區域距產生大噪聲的數字電路區域較遠時使用。

27、另一種作法是在確保數/模分開布局，且數/模信號走線相互不交叉的情況下，整個PCB板地不做分割
，數/模地都連到這個地平麵上。道理何在

？
數模信號走線不能交叉的要求是因為速度稍快的數字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數字信號的源頭，若數模信號走線交叉，則返回電流所產生的噪聲便會出現在模擬電路區域內。
 
28、在高速PCB設計原理圖設計時，如何考慮阻抗匹配問題
？
在設計高速PCB電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關係
， 例如是走在表麵層(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的距離
，走線寬度，PCB材質等均會影響走線的特性阻抗值。也就是說要在布線後才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學算法的**而無法考慮到一些阻抗不連續的布線情況，這時候在原理圖上隻能預留一些 terminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。

29、哪裏能提供比較準確的IBIS模型庫？
IBIS模型的準確性直接影響到仿真的結果。基本上IBIS可看成是實際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉換而得 (亦可采用測量， 但**較多)，而SPICE的資料與芯片製造有絕對的關係，所以同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的

，進而轉換後的IBIS模型內之資料也會隨之而異。也就是說，如果用了A廠(chang)商(shang)的(de)器(qi)件(jian)
，隻(zhi)有(you)他(ta)們(men)有(you)能(neng)力(li)提(ti)供(gong)他(ta)們(men)器(qi)件(jian)準(zhun)確(que)模(mo)型(xing)資(zi)料(liao)，因(yin)為(wei)沒(mei)有(you)其(qi)它(ta)人(ren)會(hui)比(bi)他(ta)們(men)更(geng)清(qing)楚(chu)他(ta)們(men)的(de)器(qi)件(jian)是(shi)由(you)何(he)種(zhong)工(gong)藝(yi)做(zuo)出(chu)來(lai)的(de)。如(ru)果(guo)廠(chang)商(shang)所(suo)提(ti)供(gong)的(de)IBIS不準確， 隻能不斷要求該廠商改進才是根本解決之道。
 
30、在高速PCB設計時，設計者應該從那些方麵去考慮EMC

、EMI的規則呢
？
一般EMI/EMC設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方麵. 前者歸屬於頻率較高的部分(>30MHz)後者則是較低頻的部分(<30MHz). 所以不能隻注意高頻而忽略低頻的部分.一個好的EMI/EMC設計必須一開始布局時就要考慮到器件的位置, PCB迭層的安排, 重要聯機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事後解決則會事倍功半, 增加成本. 例如時鍾產生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內層並注意特性阻抗匹配與參考層的連續以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲。另外，注意高頻信號電流之回流路徑使其回路麵積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控製高頻噪聲的範圍。最後，適當的選擇PCB與外殼的接地點(chassis ground)。
 
31、如何選擇EDA工具

？
目前的pcb設計軟件中，熱分析都不是強項，所以並不建議選用，其它的功能1
、3、4可以選擇PADS或Cadence性能價格比都不錯。 PLD的設計的初學者可以采用PLD芯片廠家提供的集成環境
，在做到百萬門以上的設計時可以選用單點工具。

32
、請推薦一種適合於高速信號處理和傳輸的EDA軟件。
常規的電路設計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類設計往往占據了70%的應用場合。在做高速電路設計
，模擬和數字混合電路，采用Cadence的解決方案應該屬於性能價格比較好的軟件，當然Mentor的性能還是非常不錯的，特別是它的設計流程管理方麵應該是最為優秀的。（大唐電信技術專家 王升）

33、對PCB板各層含義的解釋
Topoverlay ----頂層器件名稱， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5
，IC10。bottomoverlay----同理multilayer-----如果你設計一個4層板，你放置一個 free pad or via
，定義它作為multilay 那麼它的pad就會自動出現在4個層上，如果你隻定義它是top layer，那麼它的pad就會隻出現在頂層上。

由於篇幅很長
，請關注超實用的PCB設計技巧（中篇）、（下篇）。