中心議題：

•   如何降低交擾
• 降低鎖相環(PLL)引起的幹擾
• 適當地應用電容器是降低噪聲的有效方法

解決方案：

• 降低交擾的技術有：線跡間距加大，增加地線，降低諧波分量和線跡端接技術
• 采用合適的濾波器和穩壓器，分離模擬和數字地是降低PLL幹擾的方法
• 選擇合適電容值並注意一些應用電容器的方法

具有較高時鍾率和速度的高速DSP係統設計正在變得日益複雜。結果，增加了噪聲源數。現在，高端DSP的時鍾率(1GHz)和速度(500MHZ)產生可觀的諧波，這些是由於PCB線跡的作用如同天線所致。由此引起的噪聲使音頻


、視頻、圖像和通信功能降低並對達到FCC/CE商標認證造成問題。為了降低電源噪聲，對於高速DSP係統設計人員來講
，識別和找出可能的噪聲原因以及采用良好的高速設計實踐是關鍵。本文說明交擾
、鎖相環(PLL)、去耦/體電容器在降低噪聲中的重要性。

降低交擾
交擾是一個重要的噪聲源。在高速係統中
，信號地通路依賴於工作頻率。對於低速信號(<10MHZ)
，電流經過最小電阻地通路(最短通路)返回到源。

在10MHZ以上，情況就不同。經電流最小電感地通路返回。重要的是返回信號以電流分布傳播(圖1)
，這意味著相鄰信號的返回通路可能容易重疊
，導致交擾。



降低交擾的技術有：線跡間距加大，增加地線，降低諧波分量和線跡端接技術。

在高速DSP係統中，加倍信號間的線跡間距，可降低環路重疊，使交擾降低4倍。對於差分信號(Earthnet或USB)，建議間距所產生的信號對應具有所需的匹配阻抗。另外
，關鍵信號(即時鍾)應屏蔽
，路由信號在電源和地平板之間的內層

，或把一個地平板放置在關鍵信號下麵層上。

在zai再zai製zhi板ban上shang加jia信xin號hao線xian時shi
，應ying包bao括kuo一yi個ge並bing聯lian地di線xian。這zhe可ke能neng提ti供gong高gao速su電dian流liu返fan回hui通tong路lu並bing在zai電dian流liu環huan路lu中zhong產chan生sheng最zui小xiao麵mian積ji。這zhe個ge附fu加jia的de通tong路lu，確que保bao返fan回hui電dian流liu不bu產chan生sheng大da的de環huan路lu和he拾shi取qu噪zao聲sheng。

在降低交擾時，評價快速沿所引起的諧波和幹擾是重要的。例如

，在線跡上增加串聯終端電阻器
，會使上升時間(Tr)減慢，這是有效地降低諧波分量的方法。噪聲幅度曲線在低頻能較好地衰減諧波分量(圖2)。



線跡可做為傳輸線(在上升時間Tr小於2倍傳播延遲時)。因此，應保持線跡盡可能的短。若線跡的長度足以做為傳輸線，則用串聯終端(電阻器與輸出驅動器串聯)或並聯終端(在負載處電阻器到地)接線。若電阻器與所用線跡PCB阻抗匹配，則可以降低傳輸線反射和瞬變。

鎖相環
鎖相環(PLL)是另一個重要的噪聲源。在某些DSP中正日益采用模擬和數字版本PLL(圖3)。隔離到PLL電源時，用π形濾波器去除高頻噪聲是有效的。但它對去除低噪聲作用不大，需要用多級濾波器網絡。然而，在快速開關電路中
，一個低壓降(LDO)穩壓器是更適合的
，因為這種器件在低頻具有高電源抑製比(PSRR)。若設計的係統運行在噪聲環境(如汽車、電/機裝置)，具有較大的低頻瞬變

，則應選擇高PSRR穩壓器。



分離模擬和數字地對於隔離來自模擬部分的數字噪聲有幫助。對於低速電路這樣做也是良好的。然而
，對於高速電路(例如視頻部分)應避免分離地。快速開關電流需用最小的電流環路
，而隔離地阻止來自選擇通路的電流。因此
，將選擇另外通路到源
，這最終導致勢差、電(dian)流(liu)流(liu)和(he)輻(fu)射(she)。在(zai)數(shu)字(zi)數(shu)據(ju)進(jin)入(ru)點(dian)把(ba)模(mo)擬(ni)和(he)數(shu)字(zi)地(di)短(duan)接(jie)在(zai)一(yi)起(qi)，可(ke)提(ti)供(gong)一(yi)個(ge)直(zhi)接(jie)通(tong)路(lu)而(er)不(bu)影(ying)響(xiang)低(di)頻(pin)信(xin)號(hao)。信(xin)號(hao)朝(chao)實(shi)際(ji)的(de)最(zui)短(duan)返(fan)回(hui)路(lu)徑(jing)到(dao)源(yuan)
，而(er)不(bu)是(shi)短(duan)路(lu)的(de)通(tong)路(lu)。

電容器應用
適shi當dang地di應ying用yong電dian容rong器qi是shi降jiang低di噪zao聲sheng的de有you效xiao方fang法fa。去qu耦ou電dian容rong器qi提ti供gong一yi個ge低di阻zu抗kang到dao地di通tong路lu來lai旁pang路lu不bu希xi望wang的de高gao頻pin能neng量liang。可ke以yi用yong體ti電dian容rong器qi來lai旁pang路lu低di頻pin到dao地di，以yi及ji用yong去qu耦ou電dian容rong器qi提ti供gong本ben地di電dian荷he存cun儲chu。

duiyuquoudianrongqimeiyouzuihaodezhi，zheshiyinweifanzuoyongyingxiang。tongchang，dianrongqizukangsuipinlvhedianrongjiangdi。dangxinhaopinlvchaoguoxiezhenpinlvshi，dianrongqibianchengdianganerbuzaishiyigeyouxiaodelvboqi。jinguandizukanghegengduodianhecunchunengjiangdixiajiang，danduiyugaopinxinhao，gaozhidianrongqibushizuijiade。lixiangdi
，zaidianyuandiyingbaohanyigegaozhiheyigejiaodizhidianrongqi。ruobunengshixian
，yongyige0.01礔電容器是一個可接受的折衷方案。應該用較對大的體電容器，至少10倍於總去耦電容器。

例如

，在100KHZ，100礔電解電容具有0.6Ω左右的等效串聯電阻(ESR)，同樣值的鉭電容具有0.12Ω左右的ESR，這使得鉭電容更適合體電容器。對於去耦陶瓷電容優於聚酯電容器。例如，在1MHZ，0.1礔陶瓷電容器具有0.12Ω左右的ESR，而1.0礔聚酯電容器具有0.11Ω的ESR。

去耦電容器應放置在PCB底端靠近器件引腳處。對於高速DSP，去耦電容器應放置在每個電源引腳處。若空間不允許這樣做，也應盡可能地放置在器件周圍。複雜DSP去耦的一種有效方法是從對角劃兩個虛線構成一個X(圖4)。然後獨立分析4個區域的每個區域。

為使得體電容器靠近去耦電容器
，把它們放置在板的頂端。這種定位使線蹤最短
，同時可降低輻射和寄生電感。

以TI公司的OMAP5910 DSP為例，特別注意包含數字PLL和外部存儲器接口的區域(圖4中左邊區域)。該器件有13個芯核電壓引腳，峰值芯核電流耗電170mA(平均每個引腳13mA)。在該區域的3個芯核電壓引腳包括數字PLL和外部存儲器接口，耗電39mA。為了保證精度，在確定電容器大小時
，增加100%容限(即78mA)是合適的。必須消除峰值I/O電流。應采用謹慎的方法
，假定在此區域所有54個I/O線同時開關4 mA
，這將導致216 mA通過此區域的8個I/O電壓引腳。



隨著芯核和I/O電壓工作不同頻率
，必須用合適大小的電容器去耦電源。在此實例中
，用下麵的公式計算
，計算的芯核電容為0.0078礔,對於216mA I/O 電流所需電容為0.22礔：C=I(dv/dt)

其中I為峰值電流，dv為最大所允許的紋波電壓(假定10mV)，dt為上升時間(假定1ns,OMAP5910典型值)。

所以
，芯核電容C=78mA×(1ns/10mv)=0.0078礔

在OMAP5910 BGA 封裝中，對於每個區域的4個電容器都有足夠的空間
，沒有一個是用於每個芯核電源引腳的。因此，為了去耦芯核電壓引腳
，最好選擇兩個電容器，其總值為 0.0078礔(配置兩個0.0047礔陶瓷電容器，以使從引腳到地有最短距離)。

必須考慮開關頻率。芯核部分在150MHz開關轉換，而8個I/O引腳在75MHz開關轉換。可以用另外兩個電容器位置來去耦I/O電壓引腳(即用兩個自諧波振頻率75MHz以上的0.01礔陶瓷電容器提供0.022礔)。

體電容器值
在此實例中，DSP總芯核電壓電流為338mA。用上麵的公式計算電容為0.0338礔。做為體電容應該是10倍去耦電容值，大約為0.39礔。對於I/O電壓
，進行同樣的處理，得到0.84礔電容，給出總電容1.23礔。對於體電容器
，每個提供3.075礔(1.23礔除以4
，然後乘以10)
，應該把它加到每個區域上。現在可得到的最小體電容值是做為表麵貼裝元件的4.7礔，此電容值在本例中工作良好。如果沒有表麵貼裝電解電容
，應選擇鉭體電容器。對於4個區域的每個區域去耦和體電容值可以用這種方法計算



，並示於圖4。