【導讀】suizhejichengdianlushejimairuchaodaguimoshidai，xinpianguimoyicongzaoqixiaoguimojichengdianludeshuqianmenji，yueshengzhidangqianxianjinzhichengxiadeshushiyimenji。zheyizhishujizengchangbujindailailegongnengfuzadudebaofashitisheng
，gengshixinpianyanzhenghuanjiemianlin“驗證鴻溝”——傳統基於仿真的驗證手段，因算力消耗大、迭代周期長，難以覆蓋超大規模設計的全功能場景
，無法滿足產品快速上市對高效、精準驗證的需求。

suizhejichengdianlushejimairuchaodaguimoshidai，xinpianguimoyicongzaoqixiaoguimojichengdianludeshuqianmenji
，yueshengzhidangqianxianjinzhichengxiadeshushiyimenji。zheyizhishujizengchangbujindailailegongnengfuzadudebaofashitisheng，gengshixinpianyanzhenghuanjiemianlin“驗證鴻溝”——傳統基於仿真的驗證手段，因算力消耗大、迭代周期長，難以覆蓋超大規模設計的全功能場景，無法滿足產品快速上市對高效
、精準驗證的需求。

在此背景下

，硬件輔助驗證（HAV: Hardware-Assisted Verification）憑借其接近真實芯片的運行速度和全功能映射能力
，成為彌合這一鴻溝的核心技術，而將芯片設計高效映射到驗證芯片陣列的“分割技術”

，則是決定硬件輔助驗證性能的關鍵。 

硬件輔助驗證分割：從需求到核心價值

硬件輔助驗證的核心邏輯，是將超大規模芯片的RTL（寄存器傳輸級）設計
，拆解為多個可適配單顆驗證專用芯片(通常為FPGA芯片)資源的子模塊，再通過驗證芯片陣列的協同工作
，模擬真實芯片的功能與應用環境。這一“拆解-映射”過程即為分割，其本質是解決“超大規模設計”與“單顆驗證芯片有限資源”之間的矛盾。

分割的質量直接決定硬件輔助驗證的最終效果： 

經典圖分割算法：大規模設計分割的基礎框架

芯片設計的分割問題，在數學模型上可轉化為“圖分割”——將芯片的模塊（節點）與模塊間的信號連接（邊，含權重）構成的圖，拆分為多個子圖，且需滿足“分區資源平衡”（各子圖適配單顆驗證芯片資源）與“割邊最小”（減少跨驗證芯片信號交互）兩大目標。 

主流的“多層次圖劃分”框架，通過“粗化-初始劃分-細化”三步流程，高效解決大規模圖分割問題，其核心邏輯如下： 

核心目標：在規模最小的粗化圖上生成首個滿足“資源平衡”與“割邊最小”的分區方案

，為後續細化提供起點。

常見算法：

➭隨機劃分：將粗化圖的超節點隨機分配到目標分區（分區數量=驗證芯片數量）
，優點是計算速度快，可作為基礎方案；缺點是割邊較多

，需後續優化

➭貪心劃分：基於“局部最優”原則，優先將連接緊密（超邊權重高）的de超chao節jie點dian分fen配pei到dao同tong一yi分fen區qu
，逐zhu步bu減jian少shao跨kua區qu超chao邊bian數shu量liang。例li如ru，先xian將jiang權quan重zhong最zui高gao的de超chao邊bian連lian接jie的de兩liang個ge超chao節jie點dian劃hua入ru同tong一yi分fen區qu
，再zai以yi該gai分fen區qu為wei核he心xin
，逐zhu步bu吸xi納na相xiang鄰lin的de高gao權quan重zhong超chao節jie點dian



，最zui終zhong實shi現xian初chu步bu的de平ping衡heng劃hua分fen

核心目標：將初始劃分方案從最小粗化圖，逐步“反向映射”回原始圖（即從超節點拆解為原始節點），並在每一步映射中優化分區
，最終提升原始設計圖的分割精度——進一步減少割邊數量，同時確保各分區的資源完全平衡。

核心算法：FM算法(Fiduccia-Mattheyses)：

➭計算“增益”：對每個待移動的節點
，計算其從當前分區移動到目標分區後，“割邊權重減少量”（正增益）與“資源平衡破壞度”（負增益）的差值，即“淨增益”

➭選擇最優移動：優先移動淨增益最大的節點
，直到無法通過移動節點提升分區質量（如所有節點移動的淨增益均為負）

➭迭代優化：每完成一輪粗化圖到更細一級圖的映射
，就執行一次FM算法優化

，確保分區質量隨圖規模的擴大而持續提升 

 “多層次圖劃分”框架三步流程示意圖

時序驅動分割：突破頻率瓶頸的關鍵優化

經典圖分割算法以“割邊最少”為核心目標，但在硬件輔助驗證中，驗證工作頻率才是最終衡量標準——頻率過低會導致軟件調試周期延長，甚至無法模擬芯片的真實運行場景。而頻率的核心製約因素是“關鍵路徑延時”
，因此需要在傳統圖分割框架中引入“時序”維度，形成“時序驅動分割算法”。

時序路徑：芯片中信號從起點（如輸入端口、寄存器時鍾端）到終點（如輸出端口
、寄存器數據端）的傳播路徑，其延時由路徑上所有邏輯單元（如與門、觸發器）的延時之和決定。

時序路徑示意圖

關鍵路徑(Critical Path)：所有時序路徑中，延時最長的路徑。它直接決定芯片的最高工作頻率——時鍾周期必須大於等於關鍵路徑的延時，否則信號無法在規定時間內到達終點，會違反寄存器的“建立時間”要求，導致電路功能錯誤。

時序驅動分割的本質
，是在“資源平衡”

、“割邊最少”的基礎上，增加“關鍵路徑延時最小”的目標，通過以下優化貫穿分割全流程：

對關鍵路徑上的節點

，提升其“合並優先級”——即(ji)使(shi)這(zhe)些(xie)節(jie)點(dian)的(de)邊(bian)權(quan)重(zhong)並(bing)非(fei)最(zui)高(gao)，也(ye)優(you)先(xian)將(jiang)其(qi)合(he)並(bing)為(wei)同(tong)一(yi)超(chao)節(jie)點(dian)
，避(bi)免(mian)後(hou)續(xu)劃(hua)分(fen)時(shi)被(bei)拆(chai)分(fen)到(dao)不(bu)同(tong)驗(yan)證(zheng)芯(xin)片(pian)，從(cong)而(er)減(jian)少(shao)關(guan)鍵(jian)路(lu)徑(jing)上(shang)的(de)跨(kua)驗(yan)證(zheng)芯(xin)片(pian)割(ge)邊(bian)（跨驗證芯片連線的延時遠大於驗證芯片內部連線）

調整FM算法的“增益計算邏輯”：對關鍵路徑上的割邊，賦予更高的權重——移動關鍵路徑相關節點時，若能減少關鍵路徑上的割邊，其“淨增益”會被額外提升，從而優先被選擇移動，最大限度減少關鍵路徑上的跨驗證芯片信號交互

TDM技術的作用與矛盾：當跨驗證芯片割邊數量超過驗證芯片的I/O引腳數量時，需通過時分複用（Time Division Multiplexing） 技術
，讓多個割邊信號“輪流使用”同一組I/O引腳（即劃分不同時間時隙傳輸），從而解決物理連線不足的問題。但TDM會增加信號延時（每個信號需等待其專屬時隙），且TDM比率越高（共享同一引腳的信號越多），延時越大

時序驅動的TDM優化策略：

➭對關鍵路徑上的割邊信號，禁用TDM或采用最低TDM比率（如1:1，即無複用），避免額外延時疊加

➭對非關鍵路徑上的割邊信號
，可適當提高TDM比率，節省I/O引腳資源，在不影響整體頻率的前提下滿足連線需求

亞科鴻禹的時序驅動分割方案：技術特色與實踐價值

針(zhen)對(dui)超(chao)大(da)規(gui)模(mo)芯(xin)片(pian)的(de)硬(ying)件(jian)輔(fu)助(zhu)驗(yan)證(zheng)需(xu)求(qiu)，亞(ya)科(ke)鴻(hong)禹(yu)基(ji)於(yu)上(shang)述(shu)技(ji)術(shu)原(yuan)理(li)
，開(kai)發(fa)了(le)定(ding)製(zhi)化(hua)的(de)時(shi)序(xu)驅(qu)動(dong)分(fen)割(ge)流(liu)程(cheng)，核(he)心(xin)特(te)色(se)如(ru)下(xia)，可(ke)有(you)效(xiao)提(ti)升(sheng)分(fen)割(ge)效(xiao)率(lv)與(yu)硬(ying)件(jian)輔(fu)助(zhu)驗(yan)證(zheng)頻(pin)率(lv)：

分割引擎基於時序網表的結構特點，采用定製化的數據存儲架構，這使得引擎能在有限硬件資源下，加載更大規模的設計圖（如輕鬆加載十億門級），同時有更多內存餘量嚐試更複雜的優化算法（如多輪迭代的FM算法）
，為尋找最優分割結果奠定基礎

分割過程中，實時動態刷新所有時序路徑的延時數據（而非僅依賴初始時序分析結果），可精準捕捉分割調整對時序的影響——例li如ru，某mou一yi節jie點dian移yi動dong後hou

，不bu僅jin更geng新xin其qi所suo在zai路lu徑jing的de延yan時shi，還hai會hui聯lian動dong更geng新xin關guan聯lian路lu徑jing的de時shi序xu狀zhuang態tai
，確que保bao分fen割ge策ce略lve始shi終zhong貼tie合he最zui新xin的de時shi序xu需xu求qiu，避bi免mian因yin時shi序xu信xin息xi滯zhi後hou導dao致zhi的de優you化hua偏pian差cha

➭自動分析分割後的“信號跳數”（信號從源節點到目標節點經過的驗證芯片數量），優先減少關鍵路徑的跳數（跳數越多，跨驗證芯片延時越大）

➭結合時序要求，智能分配TDM比率：對關鍵路徑信號默認禁用TDM

，對非關鍵路徑信號根據I/O資源情況自動計算最優TDM比率（如2:1或8:1），在滿足連線需求的同時
，最大限度降低時序損耗

支持“自動分割為主、用戶幹預為輔”的模式：用戶可根據實際需求（如某一模塊需固定在特定驗證芯片上
、某一信號需優先保障時序），預先設置約束條件（如節點分區鎖定、信號TDM比率限製），分割引擎會在約束範圍內自動優化，既減少人工調整成本，又能滿足定製化驗證需求

可支持數十億門級設計的分割任務，最多適配數百片驗證芯片構成的陣列，且能通過“分層分割”策略（先將整體設計拆分為多組子係統，再對每組子係統進行FPGA級分割），確保大規模陣列的協同工作效率

，滿足先進製程SoC（係統級芯片）的硬件輔助驗證需求 

亞科鴻禹HAV平台時序驅動分割方案框圖

總結

在(zai)超(chao)大(da)規(gui)模(mo)芯(xin)片(pian)設(she)計(ji)的(de)征(zheng)程(cheng)中(zhong)，硬(ying)件(jian)輔(fu)助(zhu)驗(yan)證(zheng)的(de)分(fen)割(ge)技(ji)術(shu)已(yi)然(ran)完(wan)成(cheng)了(le)從(cong)簡(jian)單(dan)資(zi)源(yuan)分(fen)配(pei)到(dao)複(fu)雜(za)係(xi)統(tong)工(gong)程(cheng)的(de)華(hua)麗(li)轉(zhuan)身(shen)。經(jing)典(dian)多(duo)層(ceng)次(ci)圖(tu)分(fen)割(ge)框(kuang)架(jia)搭(da)建(jian)起(qi)了(le)分(fen)割(ge)的(de)基(ji)礎(chu)邏(luo)輯(ji)架(jia)構(gou)，時(shi)序(xu)驅(qu)動(dong)的(de)優(you)化(hua)策(ce)略(lve)如(ru)關(guan)鍵(jian)路(lu)徑(jing)優(you)先(xian)

、TDM智能適配等成功突破頻率限製。亞科鴻禹推出的定製化分割方案，憑借內存高效利用、時shi序xu動dong態tai更geng新xin以yi及ji用yong戶hu靈ling活huo操cao作zuo等deng獨du特te優you勢shi，進jin一yi步bu提ti升sheng了le分fen割ge的de效xiao率lv與yu適shi配pei程cheng度du，為wei超chao大da規gui模mo芯xin片pian的de快kuai速su驗yan證zheng築zhu牢lao了le堅jian實shi根gen基ji
，助zhu力li芯xin片pian產chan業ye在zai超chao大da規gui模mo時shi代dai穩wen健jian前qian行xing。

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