【導讀】在為 5G 應用設計電源係統時
，設計人員必須考慮此類應用固有的寬頻率範圍，從穩壓器中的中頻到 FPGA內核中的高時鍾頻率。這種端到端的全雙工設計對於優化電源、電源轉換和配電過程的性能至關重要。

在為 5G 應用設計電源係統時，設計人員必須考慮此類應用固有的寬頻率範圍
，從穩壓器中的中頻到 FPGA內核中的高時鍾頻率。這種端到端的全雙工設計對於優化電源、電源轉換和配電過程的性能至關重要。

本文重點介紹如何實現高效的供電網絡 (PDN) 設計。PDN 由連接到電壓軌和接地軌的所有組件組成，包括電源和接地層布局

、無源元件、IC以及連接或耦合到主電源軌的任何其他銅質元件。在設計過程中，必須考慮 PDN 中組件的寄生行為
，因為這會影響整個係統行為。

旁路和去耦電容是 PDN 中必不可少的元件。因此，PDN 設計中的電容器選擇和放置需要特別考慮，因為電容不足會導致係統不穩定和性能問題。

d耦合和bypass電容器的重要性

旁路電容器用於穩壓器模塊(VRM)，通過濾除輸入紋波電流為轉換器提供低阻抗電壓源。它們還可以補償電源耦合到 IC接地連接產生的開關噪聲產生的潛在接地反彈電壓。

在降壓穩壓器的輸出端
，去耦電容的主要目的是保證輸出電壓(V外) 通過降低輸出電壓紋波 (∆V保持恒定外).因此
，選擇電容以限製∆V外到負載輸入規格設定的幅度，同時還考慮與轉換器負載突然變化引起的電壓變化相關的限製。

bypass電容器的放置策略

旁路電容器是確保降壓轉換器可靠運行的最重要元件。放置IC後，旁路電容器是布局中放置的第一個元件，必須在IC放置後立即布線。由於不正確的布線而導致的額外寄生電感與轉換器的開關相結合，會產生過大的電壓尖峰，這可能導致IC故障。

圖1顯示了負載點(PoL)轉換器旁路電容(CI21和CI26)的最佳放置。

旁路電容器環路中產生的寄生電感可分為兩部分：電容器的寄生電感和電感和IC之間的電流路徑布局產生的電感。由於PCB布局幾何形狀產生的電感相對於總電感比固有電容器電感更重要，因此設計工作應重點關注。

為了最小化環路電感，旁路電容應盡可能靠近IC放置。還應使用過孔將電容器的焊盤直接連接到電源 （PWR） 和接地 （GND） 網絡，盡可能靠近 IC 引腳，從而最大限度地減少電流路徑。

選擇d耦合****電容器

所需的去耦電容類型和數量取決於電容在頻域中的行為。去耦電容設計用於最大限度地降低VRM的∆V外這是由轉換器的開關操作產生的
，以及以高頻向FPGA/ASIC提供瞬時電流，直到電源可以響應。因此，必須考慮整個工作頻譜。

基本電容模型包括三個關鍵要素：電容 （C）、等效串聯電阻 （ESR） 和等效串聯電感 （ESL）
，如圖 2 所示。

圖2這就是電容器等效電路模型的樣子。來源：單片電源係統

ESR由元件中導電元件的阻抗引起

，並決定了諧振頻率處的最小阻抗。ESL由you流liu過guo電dian容rong器qi的de電dian流liu的de影ying響xiang產chan生sheng，並bing決jue定ding諧xie振zhen頻pin率lv。諧xie振zhen頻pin率lv是shi電dian容rong器qi阻zu抗kang曲qu線xian中zhong元yuan件jian開kai始shi表biao現xian得de像xiang電dian感gan器qi的de點dian

，阻zu抗kang與yu頻pin率lv成cheng比bi例li地di增zeng加jia。

在低頻（高達50 kHz）下，降壓轉換器具有低阻抗。然而
，降壓轉換器在高頻下的阻抗主要是感性的。添加到PCB中的每個電容器都會降低給定頻率下的PDN阻抗，這意味著精確的放置和選擇可以實現設定的目標阻抗曲線。因此，通過從檢測點進行測量，可以在給定頻率下滿足目標阻抗。

目標阻抗（Z 目標 ） 可以用公式 1 計算：

Z 目標 = ∆V 噪聲 /我 TRANSIENT_MAX (1)

其中 ∆V噪聲是最大允許紋波電壓和ITRANSIENT_MAX是轉換器必須提供的最大負載步長。還可以計算所需的輸入和輸出電容。

為了將阻抗保持在目標水平以下，必須約束設計並降低寄生電感。大容量電容器在高達 10 MHz 的頻率範圍內降低阻抗，而 MLCC 電容器在中高頻範圍內降低阻抗。

圖3顯示了大容量電容器和MLCC電容器的阻抗頻率特性。

圖3圖中顯示了典型大容量電容器和MLCC電容器的阻抗頻率特性。來源：單片電源係統

d耦合電容器的布局****策略

一旦計算和分析了電容，去耦電容在PCB中的最佳位置就很重要。布局幾何形狀、通孔布局和距離主要影響電源層環路電感，從而影響PDN響應。圖4顯示了轉換器、去耦電容和負載產生的電流環路。由於這些回路是結構固有的並且不可避免，因此盡可能減少這些回路至關重要。

圖4電流環路由轉換器、去耦電容和負載產生。來源：單片電源係統

環路1是水平環路分量，由轉換器和去耦電容之間的距離決定。環路 2 是垂直環路組件，由將電容器連接到電源層的通孔高度決定。電源層通常放置在PCB的最內層。

該測試板在雙相操作中使用兩個PoL轉換器

，V外0.9 V 和最大輸出電流 （I OUT_MAX ） 的 50 A
，這是 ASIC/FPGA 電源軌的通用值。可以使用測試板進行不同場景的仿真，以確定電容器的最佳放置。

為了評估最佳電容布局，在ASIC/FPGA中心的板級檢測點測量阻抗。使用公式1的分析，可以使用8 x 22 μF MLCC電容和2 x 220 μF大容量電容實現VRM阻抗曲線。為了保持穩壓器的穩定性，大容量電容器緊跟在輸出電感器之後。測試板考慮了22 μF MLCC電容在外殼1a和案例1b下的不同位置（見 圖5 ）。

圖5測試板說明了去耦電容的放置。來源：單片電源係統

在情況1a中，MLCC電容器放置在ASIC/FPGA之前，從而減小了環路1的尺寸。在案例1b中

，MLCC電容器放置在大容量電容器旁邊，因此MLCC電容器與傳感點之間的距離是案例1a的兩倍。

圖6顯示了將大容量電容放置在降壓轉換器附近時的仿真結果，這導致低頻範圍內的阻抗降低（綠色跡線）。將MLCC電容器放置在靠近負載的位置（紅色跡線）可降低高頻範圍內的阻抗
，從而使電容器能夠更有效地提供FPGA/ASIC負載所需的瞬時電流階躍。

圖6顯示了回路 1 大小變化的測試結果。來源：單片電源係統

傳統設計指南建議將去耦電容放置在PCB的底部，以減小電路板空間，從而提高功率密度。然而，將電容器放置在電路板底部需要更長的過孔才能到達ASIC/FPGA所在的另一側。這增加了垂直路徑的大小，如圖 4 所示
，如環路 2 所示。

通過將過孔高度加倍進行了額外的測試
，以分析增加環路 2 尺寸的效果。圖7顯示了環路2尺寸變化的測試結果，其中觀察到類似的趨勢，通孔高度增加導致中高頻範圍內的阻抗增加。

圖7顯示了環路 2 大小變化的測試結果。來源：單片電源係統

最小化去耦電容中的環路電感與電容數量同樣重要。有兩種方法可以實現降低環路電感。第一種方法是減小IC和電容器之間的水平距離。第二種方法是通過將電源層和接地層放置在上層來降低通孔高度。

在(zai)小(xiao)範(fan)圍(wei)內(nei)放(fang)置(zhi)多(duo)個(ge)元(yuan)件(jian)以(yi)減(jian)少(shao)電(dian)路(lu)板(ban)空(kong)間(jian)通(tong)常(chang)會(hui)導(dao)致(zhi)電(dian)容(rong)共(gong)享(xiang)過(guo)孔(kong)。當(dang)電(dian)容(rong)器(qi)共(gong)享(xiang)過(guo)孔(kong)時(shi)
，如(ru)果(guo)不(bu)考(kao)慮(lv)通(tong)孔(kong)定(ding)位(wei)和(he)數(shu)量(liang)
，正(zheng)確(que)選(xuan)擇(ze)和(he)定(ding)位(wei)的(de)整(zheng)體(ti)改(gai)進(jin)可(ke)能(neng)會(hui)顯(xian)著(zhe)降(jiang)低(di)甚(shen)至(zhi)可(ke)以(yi)忽(hu)略(lve)不(bu)計(ji)。因(yin)此(ci)，通(tong)孔(kong)布(bu)局(ju)設(she)計(ji)也(ye)是(shi)降(jiang)低(di)環(huan)路(lu)阻(zu)抗(kang)的(de)關(guan)鍵(jian)。

為(wei)了(le)分(fen)析(xi)過(guo)孔(kong)定(ding)位(wei)和(he)數(shu)量(liang)的(de)影(ying)響(xiang)
，使(shi)用(yong)電(dian)路(lu)板(ban)進(jin)行(xing)了(le)第(di)二(er)次(ci)測(ce)試(shi)，通(tong)過(guo)放(fang)置(zhi)兩(liang)個(ge)通(tong)用(yong)設(she)計(ji)建(jian)議(yi)。在(zai)第(di)一(yi)個(ge)設(she)置(zhi)中(zhong)
，每(mei)個(ge)電(dian)容(rong)都(dou)有(you)自(zi)己(ji)的(de)一(yi)組(zu)通(tong)孔(kong)連(lian)接(jie)到(dao)電(dian)源(yuan)和(he)接(jie)地(di)層(ceng)（見 圖8 ）。

圖8每個電容器都有自己的一組電源和接地層過孔。來源：單片電源係統

在第二種設置中，所有電容共用一組位於平麵一側的過孔（見 圖9 ）。

圖9所有電容器共用一組位於平麵一側的過孔。來源：單片電源係統

圖10顯示了通孔放置變化的測試結果。將過孔放置在遠離電容的位置會增加環路1的尺寸
，從而增加環路電感。因此，過孔共享增加了高頻阻抗。

圖10顯示過孔放置變化的測試結果。來源：單片電源係統

根據後續測試，建議在0805和0603封裝中，大容量電容器至少使用4個電源通孔和4個接地過孔
，MLCC電容器至少使用2個電源過孔和2個接地過孔。過孔應盡可能靠近電容器放置。

整個 PDN

在設計 FPGA/ASIC 係統或任何需要高電流和快速負載瞬變的電路時，必須全麵考慮 PDN，以優化係統性能。快速負載階躍
，例如在FPGA中觀察到的階躍，會在整個電路中產生強大的高頻電流。在如此高的頻率下，PDN 中通常可以忽略的寄生元件可能會突然導致設備故障。設計人員必須注意確保 PDN 的寄生元件最小化。

本文重點介紹如何使用PoL轉換器降低VRMquoudianrongzhongdedianliulujingyinqidejishengzukang。weilehuodezuijiaxingneng，chuizhizhouheshuipingzhoushangdedianliuhuanluyingjinkenengduan。jiangdianliuhuanlufangzhizaijinkenengkaojinfuzaideweizhi，bingjiangdianyuanzouxianbaochizaiwaiceng，keyouxiaojianshaotongkongchangdu。

適shi當dang的de過guo孔kong放fang置zhi也ye是shi降jiang低di寄ji生sheng電dian感gan的de關guan鍵jian。因yin此ci，建jian議yi在zai盡jin可ke能neng靠kao近jin每mei個ge電dian容rong器qi焊han盤pan的de位wei置zhi放fang置zhi多duo個ge過guo孔kong，以yi減jian少shao過guo孔kong的de總zong寄ji生sheng電dian感gan以yi及ji流liu過guo每mei個ge過guo孔kong的de電dian流liu。

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