混合電壓供電的移動設計兩個細節
發布時間:2021-10-14 責任編輯:lina
【導讀】本文將探討在混合電壓供電的移動設計中,混合電壓電平如何提高ICC電源電流及邏輯門如何降低功耗。當前的移動設計在努力在高耗能(power-rich)的功能性和更長電池壽命的需求之間取得平衡。
本文將探討在混合電壓供電的移動設計中,混合電壓電平如何提高ICC電源電流及邏輯門如何降低功耗。當前的移動設計在努力在高耗能(power-rich)的功能性和更長電池壽命的需求之間取得平衡。
低ICCT技術有利於節能
目前,大多數都備有多個電源軌,但在輸進高電平(VIH)低於電源電壓(VCC)時,仍可能產生不定功耗。當輸進電壓為電源軌電平(VIL = Gnd 或 VIH = VCC)時,CMOS一般具有極低的靜態ICC和泄漏電流,故是移動應用中邏輯器件的 技術。不過,若VIH < VCC,會發生這種情況:輸進級的PMOS和NMOS晶體管可能均在不同級“導通”,此時傳導電流,在這個狀態期間,靜態電流ICC增加,存在一條從VCC到Gnd的路徑。這個增加的電流被稱為ICCT電流,亦是輸進電壓逼近閾值時的電源電流。圖1描述了這種情況。

圖1:邏輯門和輸入電壓條件。
注釋:*輸進電壓即是電源電壓Vcc時為使用CMOS門電路的理想狀態;這時ICC電流極低。
*在混合電壓情況下,若Vin < VCC,ICCT電流出現,功耗也隨之產生。
一般在CMOS門電路的設計中,輸入電壓閾值或輸入切換點為VCC/2;不過,飛兆半導體的低ICCT門電路采用專有的輸入電壓設計,可降低輸入閾值電壓,增大輸入電壓範圍,同時不影響有效邏輯低電平VIL。如前所述,當輸入電壓為0V或VCC時,CMOS門電路的耗電量極低,而產品數據手冊通常會注明該條件下的ICC。因此,係統設計人員在VIH值小於VCC時看到ICC電流增大可能頗為驚訝。下麵的圖2顯示了一個重新設計的輸入結構的優點。圖2所示的VIN-ICC 曲線圖比較了一個標準CMOS輸入器件和一個低ICCT輸入器件。靜態功率由基本DC功率公式決定:P=ICC×VCC。在本例中,輸入VIH為2.5V,標準CMOS門電路輸入的功耗等於3.0mW (3.6V ×0.83mA),而低ICCT門電路的功耗隻有0.003mW (3.6V×0.99uA);也就是說,利用低ICCT器件,靜態功耗降低了100%。

圖2:ICC-VIN輸入曲線 (Vcc=3.6V, VIN=“2”.5V)。
ICC電流的增大十分重要,因為它會大幅度增加器件的靜態功耗。飛兆半導體的專有低ICCT輸入結構可在ICCT電流出現期間限製其範圍,如圖2所示。

表1:不同VIH條件下的節能潛力。

表1比較了不同VCC/VIN條件下的ICCT電源電流級。從表中可看出,飛兆半導體的低ICCT門電路具有很大的節能潛力。在混合電壓係統中,利用低ICCT門電路,與邏輯門電路相關的功耗可降至微不足道。
表2列出了低ICCT門(men)電(dian)路(lu)供(gong)貨(huo)情(qing)況(kuang)。根(gen)據(ju)需(xu)要(yao)可(ke)以(yi)提(ti)供(gong)額(e)外(wai)的(de)功(gong)能(neng)。當(dang)現(xian)有(you)應(ying)用(yong)因(yin)前(qian)麵(mian)討(tao)論(lun)的(de)輸(shu)入(ru)條(tiao)件(jian)而(er)出(chu)現(xian)功(gong)耗(hao)過(guo)大(da)時(shi),用(yong)戶(hu)可(ke)利(li)用(yong)標(biao)準(zhun)引(yin)腳(jiao)輸(shu)出(chu),直(zhi)接(jie)簡(jian)便(bian)地(di)進(jin)行(xing)替(ti)換(huan)。
總結
延長電池壽命的要訣是降低各級的功率。隨著便攜設備整合更多的功能,功耗問題越來越令人擔憂。飛兆半導體的NC7SVL低ICCT TinyLogic產品為解決這些難題提供了一個具成本效益的解決方案。此外,飛兆半導體先進的小尺寸MicroPak封裝技術,以及新推出的更小的1.0x1.0mm MicroPak 2封裝技術,可顯著降低線路板空間要求。
對於功率預算十分緊張的便攜應用產品來說,耗電量的增加是不能接受的。NC7SVL低ICCT門電路能夠幫助係統設計人員在將功率保持在預算之內,並延長電池壽命。
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