【導讀】在2022年底舉辦的 TSMC OIP 研討會上，Cadence 資深半導體封裝管理總監 John Park 先生展示了麵向TSMC InFO 技術的高級自動布線功能。InFO 的全稱為“集成式扇出型封裝（integrated fanout）”

，是一種適用於高級封裝的低性能
、低複雜度的技術。下圖是 TSMC 演示文稿中一張介紹 InFO 的幻燈片，不難發現
，InFO 有許多不同的類型。

在2022年底舉辦的 TSMC OIP 研討會上
，Cadence 資深半導體封裝管理總監 John Park 先生展示了麵向TSMC InFO 技術的高級自動布線功能。InFO 的全稱為“集成式扇出型封裝（integrated fanout）”，是一種適用於高級封裝的低性能

、低複雜度的技術。下圖是 TSMC 演示文稿中一張介紹 InFO 的幻燈片，不難發現，InFO 有許多不同的類型。

InFO 的首個應用實例出現在 2016 年
，是用於移動應用的 InFO-PoP，在應用處理器晶粒上添加了一個 DRAM 封裝。然後是麵向 HPC 的 InFO_oS，允許將多個晶粒置於越來越大的封裝中。最新的技術是 InFO_3D
，允許邏輯和邏輯之間垂直堆疊，並在下方布線，以便分配電源分配網絡和信號。

在本文中
，我們不打算重申使用高級封裝的優勢，而是進行擴展

，假設以采用最先進的節點為前提來進行設計。

如前文所述
，高級封裝和異構集成如今已成為所有半導體設計的熱門話題。

1、布線已成為高級封裝技術的主要瓶頸

從上表中可以看出，如今的布線難度越來越大。左側是倒裝芯片球柵陣列 (FCBGA) 的要求
，其中最多有幾千個連接。RDL 信號布線將信號從相對較小的單個晶粒分散到焊球上。

右側是本文將要討論的技術——3D 異構集成晶圓級封裝（3D heterogeneous integration wafer-level packaging,）
，簡稱 3DHI-WLP。這種封裝通常包含多個chiplets小芯片，並可能存在數萬個信號連接
，因此 RDL 信號布線不僅是分配信號
，同時也要處理從小芯片到小芯片（chiplet-to-chiplet）的布線。電源布線同樣錯綜複雜，多種方法均可實現。

在細節層次上，業界麵臨的挑戰有：

• 小芯片到小芯片和扇出 RDL 布線要求

• 高效的引腳逃逸模式

• 布線通道密度

• 複雜過孔堆疊

• 提高良率的互連倒圓角

• 將信號和電源網絡放在一起進行布線
  ，以達到最佳密度

• 重用重複的模式

• 電源/接地過孔放置

為了應對這些挑戰
，Cadence 和 TSMC 通力合作，為 InFO 技術開發新一代——

自動信號布線解決方案

• 支持高容量設計的多線程自動布線引擎
  

• 支持TSMC電氣、物理和良率規則的布線

• 支持屏蔽
  、差分信號和倒圓角/淚滴插入（見上圖）

• 帶有重用結構的預先逃逸布線

• 基於分片的布線，支持複製

免責聲明：本文為轉載文章
，轉載此文目的在於傳遞更多信息，版權歸原作者所有。本文所用視頻、圖片
、文字如涉及作品版權問題
，請聯係小編進行處理。

推薦閱讀：

RS瑞森半導體LLC恒流方案的應用市場

通過消除噪音改進 RFID

800V架構，能治好電動汽車用戶的“裏程焦慮”嗎
？

交流電源測量使用 PWM 和 PAM

由電流源／鏡子驅動的 LED 燈串