晶體管的微縮問題
發布時間:2020-05-14 責任編輯:lina
【導讀】在半導體行業中,“微縮(Scaling)”是一個經常出現的詞語,比方說,我們經常在半導體行業的新聞中聽到有關晶體管微縮(即把納米級(Nano-scale)的尺寸縮小至原子級別)的信息。
在半導體行業中,“微縮(Scaling)”是一個經常出現的詞語,比方說,我們經常在半導體行業的新聞中聽到有關晶體管微縮(即把納米級(Nano-scale)的尺寸縮小至原子級別)的信息。或者,我們又曾聽說過,我們日常使用的智能手機等電子設備由於采用了容量較大(Scaling)的存儲半導體,因此能夠存儲清晰度較高的視頻。無論什麼樣的新聞,基本都意味著微縮(Scaling)的進步。
以上這些進步都是由元件接觸麵積(Footprint)的縮小、三維結構的擴大、新(xin)材(cai)料(liao)和(he)革(ge)新(xin)結(jie)構(gou)的(de)采(cai)用(yong)所(suo)帶(dai)來(lai)的(de)效(xiao)果(guo)。如(ru)今(jin)的(de)數(shu)字(zi)時(shi)代(dai)因(yin)以(yi)上(shang)這(zhe)些(xie)技(ji)術(shu)的(de)發(fa)展(zhan)和(he)進(jin)步(bu)而(er)得(de)以(yi)成(cheng)立(li)。如(ru)今(jin),使(shi)我(wo)們(men)的(de)日(ri)常(chang)生(sheng)活(huo)發(fa)生(sheng)翻(fan)天(tian)覆(fu)地(di)變(bian)化(hua)的(de)電(dian)子(zi)設(she)備(bei)是(shi)由(you)於(yu)微(wei)縮(suo)(Scaling)而得以誕生的,而且,今天的我們隻需動動手指就可以獲得海量的數字信息。
晶體管的微縮(Scaling)
就半導體的微縮(Scaling)而言,摩爾定律是眾所周知的。即當價格不變時,集成電路上可容納的元器件的數目每隔 18 個 -24 個月便會增加一倍,性能也將提升一倍。
最近幾十年來,隨著光刻(Lithography,在晶圓表麵影印成線路圖案的加工技術)和等離子蝕刻(Plasma Etching)技術的進步,半導體行業正在逐步縮小晶體管這一重要的(或者說是不可或缺的)構成要素,且獲得了較大的發展。
此外,就半導體的技術節點(Technology Node)而言,一般指的是晶體管的閘極(Gate)的長度。比方說,所謂 0.5um 的技術節點指的就是閘極(Gate)長度為 0.5um 的(de)晶(jing)體(ti)管(guan)。但(dan)是(shi),隨(sui)著(zhe)時(shi)代(dai)的(de)發(fa)展(zhan),技(ji)術(shu)節(jie)點(dian)的(de)定(ding)義(yi)也(ye)在(zai)變(bian)化(hua),如(ru)今(jin)不(bu)再(zai)是(shi)晶(jing)體(ti)管(guan)相(xiang)關(guan)的(de)主(zhu)要(yao)部(bu)分(fen)的(de)尺(chi)寸(cun)指(zhi)標(biao),而(er)僅(jin)是(shi)指(zhi)代(dai)元(yuan)件(jian)的(de)代(dai)際(ji)的(de)名(ming)稱(cheng)。但(dan)是(shi),隨(sui)著(zhe)節(jie)點(dian)的(de)微(wei)縮(suo)發(fa)展(zhan),人(ren)們(men)對(dui)於(yu)提(ti)高(gao)元(yuan)件(jian)的(de)性(xing)能(neng)和(he)功(gong)率(lv)、削減生產成本的目標從來沒有改變過。

圖片出自:mynavi)
高性能晶體管在 20nm 節點前後達到了微縮的極限。半導體行業的工程師們不得不探索其他設計晶體管的方法,因為如果縮小平麵型(Planar)晶體管的水平尺寸,將會產生其他問題。
就三維 FinFET(鰭式場效應晶體管)的結構而言,晶體管的主要構成要素相對於矽晶圓而言較立體,因此不會減少晶體管的溝道(Channel)的容量,而是縮小元件的接觸麵積(Footprint)。就 FinFET 的微縮而言,作為提高元件性能的方法,一般是在提高 Fin 的高度的同時,為提高每個單元(Unit)麵積的元件密度而縮小水平尺寸。
為了維持晶體管的微縮,以及獲得高性能、低功耗、低成本的元件,近年來實施的方法是往矽裏添加鍺(Germanium),但要用 FinFET 技術超越 5nm 的節點,還是需要新材料!此外,壓層納米板(Nano Sheet)、納米線(Nano Wire)等deng新xin的de材cai料liao很hen有you可ke能neng成cheng為wei新xin的de解jie決jue方fang案an。要yao對dui這zhe些xie新xin材cai料liao進jin行xing加jia工gong,毫hao無wu疑yi問wen,微wei縮suo是shi必bi須xu的de,且qie靈ling活huo運yun用yong原yuan子zi層ceng級ji別bie的de成cheng膜mo以yi及ji蝕shi刻ke工gong藝yi都dou是shi必bi須xu的de。

(圖片出自:mynavi)
接觸(Contact)層的微縮(Scaling)
如果縮小晶體管的尺寸,為了連接晶體管、排線層,就需要整體縮小接觸(Contact)層的尺寸。隨著代際的進步以及局部內部聯係(Inter-connect)的密度越來越高,如果進一步推進微縮的發展,如今主流的銅配線將會麵臨嚴重的課題。比方說,如果要進一步降低配線的寬幅、高度,則銅配線的電阻將會大幅度增高。半導體生產廠家在靈活運用既能防止銅汙染又具有較高電阻值的新阻擋(Barrier)材料、新襯墊(Liner)材料的同時,力求減小阻擋(Barrier)層、襯墊(Liner)層的空間。另一種可能性是使用一種不需要阻擋(Barrier)層的其他金屬來取代銅,或者使用其他金屬與銅的合金。

(圖片出自:mynavi)
存儲半導體容量的微縮(Scaling)-- 即容量的擴大
3D NAND 的存儲半導體容量的微縮(Scaling)是通過垂直方向的堆疊來實現的。就存儲半導體的結構而言,單元(Cell)密度與堆疊層的層數成比例地增加。初期的 3D NAND 一般采用的是 24 層構造的芯片,如今 96 層、128 層構造的芯片已經量產,因此預計堆疊層數將會進一步增加。而且,每一層都需要均勻、光滑,且與下層緊密結合,因此堆疊層數帶來的課題也增加了。
堆疊層數的持續增加帶來了存儲半導體容量的擴大,而存儲半導體容量的擴大又使具有較高縱深比(Aspect)的存儲孔(Memory Hole)的蝕刻、階梯(Staircase)圖形的定義、字線(Word-line)的鎢填充等後續工藝更加複雜。此外,如果溝道(Channel)長chang度du變bian長chang,電dian子zi遷qian移yi率lv會hui受shou到dao限xian製zhi,影ying響xiang設she備bei的de性xing能neng。眼yan下xia,人ren們men正zheng在zai推tui進jin運yun用yong重zhong要yao的de成cheng膜mo工gong藝yi以yi及ji蝕shi刻ke工gong藝yi來lai切qie實shi推tui進jin新xin代dai際ji的de發fa展zhan。

(圖片出自:mynavi)
彙總
如今最尖端的芯片毫無疑問是迄今為止設計、生產的產品中最先進的元件,也是曆經幾十年人們推進微縮的直接成果。今天的縮小水平方向尺寸的、謀求縱向堆疊的元件所要求的性能(Performance)和成本(Cost)優勢會因為半導體生產設備的進步、生產設備廠家和芯片廠家的強化合作而得以實現。
通過半導體的微縮(Scaling)發展,我們的工作、通勤、娛樂、通信方式獲得了翻天覆地的變化。作為改革(Innovation)的方向性,我們期待“More Moore(延續摩爾定律)”可以持續下去。作為支撐半導體行業得以發展的另一個方向性—-- 將各種各樣的技術融合到各種各樣的構造、係統中的“More than Moore(新摩爾定律、超越摩爾定律)”戰略也頗受矚目。
未來,我們需要同時推進以上這兩個方向的進步,但是,要推進實現更智能(Smart)、更互聯(Connected)的社會而必須的速度和性能需要被應用到更多的行業和領中。
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