本文結合NCverilog，DesignCompile，Astro等ASIC設計所用到的EDA軟件，從工藝獨立性

、係統的穩定性、複雜性的角度對比各種ASIC的設計方法，介紹了在編碼設計、綜合設計
、靜態時序分析和時序仿真等階段經常忽視的問題以及避免的辦法
，從而使得整個設計具有可控性。

　　

 

　　

ASIC設計流程可以粗分為前端設計和後端設計，如果需要更細的劃分
，可以分成如下幾個步驟：

　　

1.包括係統結構分析設計、RTL編碼以及功能驗證；

　　

2.邏輯綜合、PreLayoutSTA以及形式驗證（RTL代碼與邏輯綜合生成的Netlist之間）；

　　

3.Floorplan
、Placement

、ClockTree插入以及全局布線（GlobalRouting）

　　

4.形式驗證（邏輯綜合的Netlist與帶有CT信息的Netlist之間）、STA；

　　

5.DetailedRouting，DRC
；

　　

6.PostlayoutSTA
，帶有反標延遲信息的門級仿真
；

　　

7.Tape-Out

　　

當然，這還是一個比較粗的流程，其中每個步驟還可以分得更細，通常所說的前端設計主要包括上述流程中的1
，2，4
，6這zhe幾ji個ge部bu分fen。同tong時shi，這zhe個ge流liu程cheng是shi一yi個ge迭die代dai的de過guo程cheng。對dui於yu一yi些xie通tong常chang的de問wen題ti以yi及ji其qi中zhong的de一yi些xie方fang法fa
，已yi經jing有you大da量liang的de文wen獻xian中zhong提ti到dao，本ben文wen將jiang不bu再zai贅zhui述shu

，因yin此ci本ben文wen著zhe力li於yu討tao論lun在zai設she計ji各ge個ge階jie段duan中zhong一yi些xie容rong易yi被bei忽hu視shi的de或huo者zhe可ke能neng帶dai來lai潛qian在zai危wei險xian的de地di方fang。

　　

　　

這一階段在整個ASIC設計中占非常重要的地位，結構分析設計階段主要是從產品的功能定義出發，對產品采用的工藝
、功耗
、麵積
、性能以及代價進行初步的評估，從而製定相應的設計規劃
，對於規模很大的ASIC設計
，在這一階段估算芯片的功耗麵積非常困難。

　　

在這裏引入一個ASIC設計中很重要的概念：劃分（Partitioning）
，在不同的設計階段這個概念都將提到。首先
，必須在芯片的Top-1級進行功能劃分，Top-1級通常可以分為4個大的功能模塊，IOPads、邊界掃描邏輯、核心功能邏輯，以及PLL時鍾模塊，然後再對核心功能邏輯依據功能進一步細化。核心功能部分將是RTL編碼設計的重點部分
，下麵就這一部分展開說明。

　　

　　

編碼風格對芯片的正確性、可讀性、可維護性以及綜合後芯片的性能、麵mian積ji都dou有you很hen大da的de影ying響xiang。自zi然ran，對dui於yu編bian碼ma中zhong遇yu到dao的de所suo有you問wen題ti一yi一yi闡chan述shu不bu是shi一yi篇pian論lun文wen所suo能neng做zuo到dao的de，下xia麵mian隻zhi對dui一yi些xie經jing常chang遇yu到dao的de可ke能neng產chan生sheng錯cuo誤wu的de地di方fang進jin行xing重zhong點dian說shuo明ming。

　　

無wu論lun從cong可ke重zhong用yong設she計ji的de角jiao度du還hai是shi代dai碼ma仿fang真zhen行xing為wei與yu實shi際ji芯xin片pian的de行xing為wei一yi致zhi性xing的de角jiao度du來lai說shuo
，采cai用yong工gong藝yi獨du立li的de設she計ji是shi必bi要yao的de
，一yi些xie工gong程cheng師shi在zai編bian碼ma時shi可ke能neng用yong到dao一yi些xie延yan遲chi單dan元yuan或huo者zhe延yan遲chi線xian，來lai生sheng成cheng一yi個ge脈mai衝chong來lai操cao作zuo，由you於yu延yan遲chi單dan元yuan對dui溫wen度du、電(dian)壓(ya)以(yi)及(ji)製(zhi)造(zao)工(gong)藝(yi)敏(min)感(gan)
，這(zhe)些(xie)因(yin)素(su)的(de)改(gai)變(bian)也(ye)會(hui)改(gai)變(bian)生(sheng)成(cheng)的(de)脈(mai)衝(chong)的(de)寬(kuan)度(du)，因(yin)此(ci)，可(ke)能(neng)在(zai)仿(fang)真(zhen)的(de)時(shi)候(hou)沒(mei)有(you)問(wen)題(ti)，或(huo)者(zhe)在(zai)某(mou)些(xie)操(cao)作(zuo)條(tiao)件(jian)下(xia)沒(mei)有(you)問(wen)題(ti)，而(er)實(shi)際(ji)芯(xin)片(pian)工(gong)作(zuo)時(shi)或(huo)者(zhe)工(gong)作(zuo)條(tiao)件(jian)改(gai)變(bian)時(shi)芯(xin)片(pian)就(jiu)沒(mei)有(you)按(an)照(zhao)設(she)計(ji)目(mu)標(biao)工(gong)作(zuo)了(le)。

　　

在RTLjibianmashiyinggaijinliangbimiancaiyonglihuabiaozhundanyuanmendefangshibianma，zhebujinjiangdidaimadekeduxing
，dangcaiyongxindedanyuankuhuozhexindegongyishi，zhexiedaimajiuxuyaofanfudexiugai
，zonghe工具也不會對這些代碼進行邏輯優化。

　　

其他問題如：由於沒有對所有的條件分支賦值引起潛在的Latch問題、always塊kuai中zhong的de敏min感gan列lie表biao問wen題ti，以yi及ji阻zu塞sai賦fu值zhi與yu非fei阻zu塞sai賦fu值zhi的de選xuan擇ze問wen題ti很hen多duo文wen獻xian中zhong都dou提ti到dao
，就jiu不bu再zai贅zhui述shu。下xia麵mian提ti到dao一yi個ge容rong易yi被bei忽hu視shi的de問wen題ti
，在zai定ding義yi時shi序xu塊kuai時shi，有you些xie信xin號hao是shi需xu要yao複fu位wei的de，有you些xie不bu需xu要yao複fu位wei，如ru果guo編bian碼ma時shi把ba它ta們men寫xie在zai一yi個gealways塊中

，綜合出來的電路就不是我們設想的。對於那些不需要複位的信號，綜合後可能把複位信號連到對應的觸發器使能端，這樣導致RTL代碼和Netlist的行為不一致
，而這類問題在形式驗證時也沒法發現，需要通過大量的門級仿真才可能發現。

　　

ASIC設計應該盡量避免采用Latch作為時序單元

，Latch設計潛在的問題
，如：如果使能輸入端有Glitch，就會導致鎖存噪聲數據。或者你能夠保證數據穩定時間可以包住使能信號
，可你很難保證在使能關閉的瞬間D輸入端沒有Glitch，尤其在接收總線數據的時候。同時，Latch設計還帶來STA和DFT的困難，而采用觸發器的設計，通過Setup/Hold時間的檢查報出這些問題。因此，盡管Latch設計有麵積、低功耗等方麵的優勢，由於這些潛在的風險使得設計變得不可控，因此不推薦使用。

　　

盡量避免把時鍾當作信號使用，在RTL驗證時不會出現什麼問題，但是
，如果在後端設計的時候忽略了對這些點的時鍾skew控製
，就會產生意想不到的結果。例如：

　　

例1：

　　

 

這個代碼在RTL級仿真時是不會有任何問題的，其中潛在的問題留待後麵討論。

　　

　　

盡管異步係統有很多優勢，如低功耗，也沒有同步係統中讓工程師頭疼的時鍾分布以及skew問wen題ti，但dan是shi其qi複fu雜za的de各ge種zhong握wo手shou協xie議yi，以yi及ji異yi步bu電dian路lu在zai測ce試shi上shang的de困kun難nan，使shi得de同tong步bu係xi統tong還hai是shi數shu字zi電dian路lu設she計ji的de首shou選xuan。同tong步bu設she計ji的de一yi個ge特te點dian就jiu是shi所suo有you的de時shi序xu單dan元yuan都dou是shi對dui統tong一yi的de時shi鍾zhong邊bian沿yan敏min感gan。要yao使shi整zheng個ge芯xin片pian隻zhi采cai用yong一yi個ge時shi鍾zhong並bing不bu現xian實shi，因yin此ci

，異yi步bu時shi鍾zhong域yu之zhi間jian的de數shu據ju傳chuan輸shu以yi及ji其qi中zhong的de一yi些xie問wen題ti將jiang是shi本ben節jie討tao論lun的de重zhong點dian。

　　

通常
，為了能夠更好的綜合和STA
，xuyaoduishejijinxinghuafen，yibandeyuanzeshijiangyibushizhongyuzhijianyoushujujiaohuandebufendulichulaidanduchuli，qitademokuaidouzaidanyidetongbushizhongyuzhonggongzuo。duiyuzhexiemokuairuhezaizongheguochengzhongteshuchulizaixiamiandezhangjiezhongtaolun，benjiezhuyaotaolunzaidaimashejizhongxuyaokaolvdewenti。

　　

異步時鍾之間的亞穩態（Metastability）問題，亞穩態主要是由於被采樣數據的變化十分靠近采樣時鍾的邊沿引起的
，這樣接收（采樣）觸發器的輸出就是亞穩態，並在傳輸過程中發散而引發邏輯錯誤，也就是通常所說的同步失敗。在同步時鍾域中的這種問題是Hold問題，可以通過EDA工具或插入buffer消除
，因為EDA工具可以檢測到這種問題。那麼在異步接收設計中通過兩級Flipflop來消除這種可能出現的亞穩態。現在也有工具檢測代碼中可能出現的亞穩態問題。多位接收控製信號之間的skew引起的問題如圖1，如果其中一位如C2延遲大於C1，Ck采樣的數據就變成了C2=1，C1=0，如果按照無skew傳輸的波形是C2’的樣子，應該是00才對。而skew是不可避免的，可能是由於C2C1信號的Launch時鍾本身的skew引起
，也可能是傳輸延遲引起。對於簡單的情況
，我們可以通過簡化邏輯，盡量讓控製信號是1位寬。而這樣的問題同樣出現在多位寬的數據接收情況。這時通常推薦使用異步FIFO接收，或者通過握手協議接收。有的係統設計數據交換協議約定，異步接收過程中，當某個事件發生後（如圖1中采樣到V信號為1後）的1個Cycle後（也可以約定多個Cycle）數據肯定是正確的；也可以消除這種skew問題，但是
，這種實現需要後端設計時保證這些相關信號的skew不會超過約定的周期，同時發送方的數據也要保持足夠的周期數。如圖1中C2”信號，如果skew2＞Period（一個CKCycle），則收到V信號一個Cycle後采樣數據還是錯誤的。

　　

　　

複位信號中最主要的問題是Removal，也就是要保證所有的觸發器必須在同一節拍內離開Reset狀態，另外，Reset信號完成的時刻不能與時鍾邊沿太靠近
，以防止觸發器進入亞穩態（Metastability）。同(tong)步(bu)複(fu)位(wei)和(he)異(yi)步(bu)複(fu)位(wei)各(ge)有(you)利(li)弊(bi)
，很(hen)難(nan)說(shuo)哪(na)種(zhong)更(geng)有(you)優(you)勢(shi)。除(chu)了(le)在(zai)編(bian)碼(ma)風(feng)格(ge)時(shi)講(jiang)到(dao)的(de)一(yi)個(ge)問(wen)題(ti)
，在(zai)這(zhe)裏(li)再(zai)對(dui)兩(liang)種(zhong)策(ce)略(lve)中(zhong)可(ke)能(neng)出(chu)現(xian)的(de)問(wen)題(ti)進(jin)行(xing)分(fen)析(xi)說(shuo)明(ming)。

　　

同步複位有一個好處就是複位的時刻發生在時鍾的邊沿，這樣可以防止複位信號的Glitch。如果是內部生產的Reset信號
，就必須保證Reset脈衝有足夠的寬
，至少2個Cycles，能(neng)夠(gou)讓(rang)時(shi)鍾(zhong)采(cai)樣(yang)到(dao)。同(tong)時(shi)
，這(zhe)也(ye)是(shi)它(ta)的(de)缺(que)點(dian)，因(yin)為(wei)它(ta)需(xu)要(yao)一(yi)個(ge)活(huo)動(dong)的(de)時(shi)鍾(zhong)，在(zai)加(jia)電(dian)時(shi)無(wu)法(fa)對(dui)一(yi)些(xie)電(dian)路(lu)產(chan)生(sheng)複(fu)位(wei)。另(ling)外(wai)
，綜(zong)合(he)可(ke)能(neng)把(ba)同(tong)步(bu)複(fu)位(wei)的(de)邏(luo)輯(ji)移(yi)到(dao)觸(chu)發(fa)器(qi)的(de)D輸入端，作為普通的信號處理
，由於Reset信號通常有傳輸負載和延遲
，這樣處理會導致DataPath上較長的延遲。

　　

異步複位的最大好處就是不需要活動的時鍾


，對於一些需要加電複位的電路，如總線
，是很必要的；同時，不像同步複位那樣

，複位信號會被用作D端的輸入邏輯，使得整個DataPath非常幹淨。如果異步複位有Glitch可能使芯片進入複位狀態，這時可以通過兩級DFF接收Reset，再通過tree給複位觸發器使用，這樣可以消除輸入引起的Glitch，如果設計中有多個時鍾域，可以對每個時鍾分配兩個DFF接收Reset信號。

　　

　　

GatedClock主要的優點在於能夠降低功耗麵積，也可以簡化邏輯從而提高頻率。在編碼時需要考慮無Glitch的門控信號設計。同時，在DFT設計時，由於觸發器的時鍾是前一級邏輯的輸出（其他派生時鍾也有同樣的問題），為了測試這類觸發器，需要為時鍾增加一級Mux，在正常工作模式下，采用派生時鍾，在掃描測試時采用正常的時鍾。門控時鍾的主要問題出現在綜合
、CTS插入以及STA分析的時候
，在後麵將進行特別的分析討論。

 

　　

在zai這zhe裏li隻zhi討tao論lun總zong線xian實shi現xian的de方fang式shi

，不bu涉she及ji總zong線xian的de協xie議yi。在zai設she計ji總zong線xian時shi將jiang麵mian臨lin著zhe兩liang種zhong基ji本ben方fang式shi的de選xuan擇ze，是shi采cai用yong三san態tai總zong線xian還hai是shi采cai用yong多duo路lu選xuan擇ze結jie構gou的de總zong線xian。在zai全quan定ding製zhi設she計ji時shi，設she計ji者zhe似si乎hu更geng喜xi歡huan采cai用yong三san態tai
，掛gua在zai總zong線xian上shang的de各ge個ge部bu件jian可ke以yi分fen布bu在zai芯xin片pian的de各ge個ge部bu分fen。同tong時shi
，由you於yu可ke以yi減jian少shao連lian線xian的de數shu量liang
，它ta必bi須xu保bao證zheng在zai任ren何he時shi候hou，不bu發fa生sheng總zong線xian衝chong突tu，如ru果guo多duo個ge驅qu動dong總zong線xian可ke能neng導dao致zhi嚴yan重zhong的de錯cuo誤wu
，需xu要yao通tong過guo一yi些xie措cuo施shi消xiao除chu這zhe種zhong隱yin患huan
，比bi如ru三san態tai的de使shi能neng通tong過guo解jie碼ma器qi產chan生shengOnehot的編碼，防止多驅動引起的邏輯錯誤和對芯片的損害；同時，三態總線需要連到上拉電阻上，以防止在一段時間內不驅動總線產生總線數據不確定，而DC等(deng)綜(zong)合(he)並(bing)不(bu)支(zhi)持(chi)。另(ling)外(wai)，三(san)態(tai)總(zong)線(xian)的(de)電(dian)容(rong)負(fu)載(zai)也(ye)是(shi)一(yi)個(ge)不(bu)可(ke)忽(hu)視(shi)的(de)問(wen)題(ti)
，對(dui)性(xing)能(neng)和(he)麵(mian)積(ji)造(zao)成(cheng)不(bu)利(li)的(de)影(ying)響(xiang)，其(qi)負(fu)載(zai)主(zhu)要(yao)來(lai)自(zi)總(zong)線(xian)連(lian)接(jie)的(de)多(duo)個(ge)電(dian)路(lu)單(dan)元(yuan)，總(zong)線(xian)布(bu)局(ju)本(ben)身(shen)帶(dai)來(lai)一(yi)定(ding)的(de)負(fu)載(zai)

；最後，三態總線給DFT設計也帶來困難。基於這些理由，在非定製ASIC設(she)計(ji)時(shi)，我(wo)們(men)實(shi)在(zai)不(bu)必(bi)要(yao)選(xuan)擇(ze)三(san)態(tai)總(zong)線(xian)的(de)方(fang)式(shi)。相(xiang)比(bi)之(zhi)下(xia)
，采(cai)用(yong)多(duo)路(lu)選(xuan)擇(ze)器(qi)的(de)問(wen)題(ti)是(shi)較(jiao)多(duo)連(lian)線(xian)帶(dai)來(lai)的(de)布(bu)線(xian)擁(yong)塞(sai)問(wen)題(ti)
，選(xuan)擇(ze)器(qi)的(de)延(yan)遲(chi)問(wen)題(ti)基(ji)本(ben)上(shang)不(bu)是(shi)什(shen)麼(me)問(wen)題(ti)，深(shen)亞(ya)微(wei)米(mi)設(she)計(ji)中(zhong)，門(men)的(de)延(yan)遲(chi)差(cha)別(bie)已(yi)經(jing)變(bian)少(shao)，同(tong)時(shi)多(duo)層(ceng)金(jin)屬(shu)也(ye)帶(dai)來(lai)了(le)足(zu)夠(gou)的(de)布(bu)線(xian)資(zi)源(yuan)。

　　

 

　　

DC對編碼風格的檢查提供良好的支持
，在進行邏輯綜合之前最好先分析一下DC的log文件，看是否有上述的或其他的一些編碼風格問題。通過set_dont_use命令可以禁止使用一些工藝相關的單元
，all_registers帶參數也可以報告出設計中所用到的Latch。下麵主要討論前麵提到的一些情況在綜合以及後端實現時的特殊處理。同時，還有很多EDA工具提供編碼風格進行檢查。

　　

　　

在zai編bian碼ma設she計ji中zhong我wo們men通tong過guo劃hua分fen，將jiang異yi步bu時shi鍾zhong域yu接jie收shou模mo塊kuai分fen離li成cheng獨du立li的de模mo塊kuai
，其qi他ta模mo塊kuai都dou采cai用yong單dan獨du的de時shi鍾zhong
，綜zong合he約yue束shu相xiang對dui簡jian單dan。對dui於yu那na些xie帶dai有you異yi步bu時shi鍾zhong域yu的de模mo塊kuai，如ru果guo不bu進jin行xing約yue束shu
，DC總是試圖去滿足采樣時鍾的setup/hold時間，事實上
，設計者並不關心異步時鍾域之間的這些問題
，而其Metastability問題在編碼階段已經解決。通常
，可以設置異步時鍾域之間的Path為false_path。如：

　　

set_false_path-from［get_clocksCLKB］-to［get_clocksCLKA］

　　

如果異步接口數據的控製按照最後一種方式

　　

（也就是在約定的節拍內讀取數據），也就需要發送方的數據skew控製在一定範圍內。由於沒有對這些路徑進行約束（雖然可以設置這些path的Maxdelay

，但是這種約束對於skew的控製並不能取得好的效果），工具無法對這些路徑進行自動優化。因此最好采用手工布局的方法，讓這些skew在一個可控的範圍內
，在STA階段，也需要對這些skew進行單獨的分析。

　　

　　

門控時鍾像所有的內部時鍾一樣
，時鍾的skew可(ke)能(neng)引(yin)起(qi)一(yi)些(xie)保(bao)持(chi)時(shi)間(jian)問(wen)題(ti)
，默(mo)認(ren)條(tiao)件(jian)下(xia)，時(shi)鍾(zhong)樹(shu)綜(zong)合(he)工(gong)具(ju)並(bing)不(bu)把(ba)邏(luo)輯(ji)門(men)相(xiang)連(lian)的(de)時(shi)鍾(zhong)信(xin)號(hao)連(lian)到(dao)時(shi)鍾(zhong)樹(shu)上(shang)，非(fei)門(men)控(kong)的(de)觸(chu)發(fa)器(qi)上(shang)的(de)時(shi)鍾(zhong)是(shi)連(lian)在(zai)時(shi)鍾(zhong)樹(shu)上(shang)
，這(zhe)個(ge)時(shi)鍾(zhong)延(yan)遲(chi)是(shi)相(xiang)當(dang)可(ke)觀(guan)的(de)，為(wei)了(le)控(kong)製(zhi)門(men)控(kong)時(shi)鍾(zhong)與(yu)非(fei)門(men)控(kong)時(shi)鍾(zhong)的(de)skew，通常從時鍾樹葉子節點的上一級引出時鍾信號作為控製門的時鍾輸入。在STA階段需要對門控時鍾的Setup/Hold時間進行特殊分析，以及Glitch檢查。然後，我們再回顧一下例1的代碼中的情況
，可以用圖2的示意圖表示。

　　

圖2.時鍾作為普通信號使用的情況

　　

為了方便討論

，時鍾樹插入以後，假設A與B之間有1個ckaCycle的skew；從圖3可以看到如果采用A點作加法器的輸入時產生的波形是ckb’，采用B點作為輸入時的波形是ckb
，顯然，從例1的代碼來看
，ckb才(cai)是(shi)正(zheng)確(que)的(de)。因(yin)此(ci)必(bi)須(xu)注(zhu)意(yi)到(dao)，如(ru)果(guo)時(shi)鍾(zhong)當(dang)作(zuo)普(pu)通(tong)的(de)信(xin)號(hao)使(shi)用(yong)時(shi)可(ke)能(neng)帶(dai)來(lai)的(de)問(wen)題(ti)
，這(zhe)類(lei)問(wen)題(ti)並(bing)沒(mei)有(you)一(yi)個(ge)通(tong)用(yong)的(de)解(jie)決(jue)辦(ban)法(fa)。在(zai)這(zhe)個(ge)例(li)子(zi)中(zhong)

，不(bu)采(cai)用(yong)時(shi)鍾(zhong)樹(shu)上(shang)的(de)信(xin)號(hao)才(cai)是(shi)正(zheng)確(que)的(de)，但(dan)是(shi)在(zai)另(ling)外(wai)一(yi)些(xie)應(ying)用(yong)中(zhong)，就(jiu)必(bi)須(xu)采(cai)用(yong)時(shi)鍾(zhong)樹(shu)上(shang)的(de)信(xin)號(hao)。比(bi)如(ru)，時(shi)鍾(zhong)是(shi)CK的兩個觸發器中鎖存的數據再由CK的高電平和低電平選擇輸出，那麼，這個時候就需要作為選擇信號的CK從時鍾樹上拉過來。因此，如果設計中用到了時鍾信號作為普通信號的情況
，在後端設計時就必須特殊處理。

　　

圖3.Skew引起的設計錯誤

　　

如果設計中用到時鍾的上升沿和下降沿
，在時鍾樹插入的時候也需要注意采用能夠平衡上升沿和下降沿的buffer，以保證較好的占空比。

　　

　　

複位中的Removal問題，對於異步複位信號

，需要tree來平衡各個負載點上的skew，但是，Reset信號的skew控製不像時鍾那麼嚴格
，隻要滿足Removal檢查就可以，PT等STA工具支持Removal的檢查。

　　

　　

門級仿真非常重要

，它是最後一道關卡，可以從兩個方麵入手，功能性驗證和時序驗證，最主要的是時序驗證，功能性驗證基本上由RTL級已經做了很多充分的工作，如果等價性驗證通過，功能性基本沒問題。

　　

時序仿真需要了解到一些仿真工具所采用的延遲模型，仿真工具的延遲計算都是基於一種簡單延遲模型：

　　

CircuitDelay=TransportDelayInertialDelay

　　

時序仿真的目標是通過反標SDF文件中延遲信息，模擬一些在RTL級無法出現的一些情況，如複位，狀態機的翻轉。充分的驗證應該包括在bestcase下檢查短路徑的hold時間，在worstcase下檢查長路徑的setup時間。這些問題雖然在STA也作了檢查，門級仿真還是很必要的
，尤其在用到時鍾雙邊沿的設計中；另外，對於有異步時鍾接口的設計，需要調整異步時鍾的相位關係，檢查是否存在著同步失敗問題；3.3中特殊時鍾問題，都可以通過門仿驗證其正確性
；一些窄脈衝是否能通過IOBuffer。總之，這是一個非常重要的過程，需要花大量的時間去分析一些關鍵信號的波形與設想的是否一致。

　　

　　

ASIC設計是一個複雜和全局的過程，從結構設計、代碼設計
、綜合以及物理設計
、時序分析


、menjifangzhen，zhenggeguochengzhouqichang
，meigehuanjiedoubunenggulidesikao。xuyaoshejirenyuanhuafeidaliangdeshijianqujiangdihuoxiaochushejizhongqianzaidefengxian，cainengshejichugongnengzhengque
，xingnengmanzuyaoqiudechanpin。yinci，IC設(she)計(ji)的(de)工(gong)具(ju)如(ru)果(guo)能(neng)在(zai)很(hen)大(da)程(cheng)度(du)上(shang)緩(huan)解(jie)設(she)計(ji)人(ren)員(yuan)的(de)操(cao)作(zuo)壓(ya)力(li)
，令(ling)其(qi)可(ke)以(yi)安(an)心(xin)進(jin)行(xing)設(she)計(ji)工(gong)作(zuo)
，這(zhe)樣(yang)的(de)設(she)計(ji)工(gong)具(ju)對(dui)於(yu)設(she)計(ji)師(shi)來(lai)說(shuo)，可(ke)以(yi)說(shuo)是(shi)一(yi)枚(mei)“利器”。