有些現代雙環路模擬 PLL 集成於單個芯片之上
，允許設計師 減少低頻參考抖動，同時還能提供高頻、低相位噪聲輸出。這 就節省了寶貴的 PCB 電路板麵積，而且允許要求不同頻率的 多個器件以同一相位對齊源為時鍾源。

 

AD9523, AD9523-1和 AD9524 時鍾發生器（如圖 1 所示）由 兩個串聯模擬PLL構成。第一個PLL (PLL1)清除參考抖動

， 第二個PLL (PLL2)生成高頻相位對齊輸出。 PLL2 也可生成高 基頻，再以此為基礎衍生出各種低頻。PLL1 使用一個外部低 頻VCXO和一個部分嵌入式三階環路濾波器來構成一個PLL， 其環路帶寬範圍為 30 Hz至 100 Hz。該環路的帶寬直接影響 將傳播至輸出的參考輸入相位噪聲量。 PLL2 使用一個內部高 速VCO（中心頻率為 3.8 GHz，AD9523-1 為 3 GHz）和一個 部分嵌入式三階環路濾波器
，其額定環路帶寬約為 500 kHz。 該內部VCO的帶寬和相位噪聲會直接影響整體輸出的寬帶相 位噪聲。

 

圖 1 AD9523-1 的功能框圖

 

許多工程師把雙環路 PLL 當作頻率轉換器，可減少固定量的 參考輸入抖動，但更加準確的做法是將其視為低相位噪聲頻率 轉換器，其性能受到各個 PLL 的環路帶寬以及 VCO/VCXO 的 相位噪聲曲線的影響。

 

ADIsimCLK™ 仿真工具為確定參考相位噪聲對雙環路PLL輸出 相位噪聲的影響提供了一種簡便的方法。本例使用ADIsimCLK 來模擬高噪聲參考對AD9523-1 整體相位噪聲的影響。圖 2 所 示為一個仿真 122.88 MHz參考輸入的典型相位噪聲曲線。

 

圖 2 122.88 MHz 時的參考相位噪聲曲線

 

PLL1 依賴高性能 VCXO 和低環路帶寬來衰減參考相位噪聲
， 從而允許 VCXO 的相位噪聲占據主導地位。本例采用一個 Crystek CVHD-950 VCXO來生成與參考輸入相同的輸出頻率。 這幅圖直接比較了 PLL1 輸出端出現的參考相位噪聲量。圖 3 對 Crystek CVHD-950 VCXO 的相位噪聲曲線與參考輸入相位 噪聲進行了比較。

 

圖 3 122.88 MHz 時的 Crystek CVHD-950 相位噪聲曲線

 

圖 4 和表 1 所示為 ADIsimCLK 配置參數
，這些參數用來仿真 針對圖 3 所示參考輸入和 PLL1 VCXO 相位噪聲曲線
， AD9523-1 的 PLL1 輸出相位噪聲響應情況。表 2 所示為 ADIsimCLK 在這些設置下生成的 PLL1 環路濾波器值。

 

圖 4 ADIsimCLK v1.5 中的 AD9523-1 配置

 

表 1 PLL1配置參數

 

表 2 ADIsimCLK產生的 PLL1環路濾波器元件值

 

圖5展示的是通過ADIsimCLK生成的PLL1在122.88 MHz條 件下的仿真輸出（實線），以及高噪聲 122.88 MHz 參考頻率 的原始相位噪聲曲線（虛線）。請注意，PLL1 的輸出相位噪 聲遠遠低於原始參考輸入相位噪聲。PLL1 的環路帶寬會顯著 衰減參考頻率的相位噪聲，使 VCXO 的低相位噪聲曲線可以 在 30 Hz 環路濾波器截止頻率之後占據主導地位。如果參考相 位噪聲在全部偏移頻率上都在增加，則輸出相位噪聲將隻會隨 PLL1 環路帶寬而增加。

 

圖 5 采用高抖動參考頻率的 PLL1 輸出相位噪聲

 

圖 6 和圖 7 展示的是 AD9523-1 PLL1 輸出

，其相位噪聲比 圖 2 中的高噪聲參考頻率分別高出 6 dB 和 12 dB。 在頻偏約 20 kHz 以外，PLL1 的輸出相位噪聲由其環路設置和 VCXO 的性能所主導。因此
，由於積分範圍始於 20 kHz 失調
，抖 動性能隻會略微變化，盡管參考輸入相位噪聲會增加 12 dB。 這是在設計時使 PLL1 具備低環路帶寬並使用低相位噪聲 VCXO 帶來的直接結果。必須使用具有低 KVCO 的低頻
、高 性能 VCXO 來形成足夠低的 PLL1 環路帶寬，以便實現抖動 的清除。

 

圖 6 采用各種參考頻率的 PLL1 輸出相位噪聲

 

圖 7 采用各種參考頻率的 PLL1 輸出相位噪聲

 

PLL1 的低相位噪聲輸出充當 PLL2 的參考頻率，以形成相位 對齊、頻率更高的輸出。

 

PLL2含有一個內部VCO （其中心頻率為3 GHz）， 最高支持1 GHz 的輸出頻率。為了比較高噪聲輸入參考頻率和AD9523係列器件 的整體相位噪聲

，需要在 122.88 MHz 下考察所得到的相位噪聲 （FVCO 除以 24）。注意，PLL2 的輸出一般用於頻率轉換或高頻 輸出。表 3 所示為輸入 ADIsimCLK 的 PLL2 配置參數。表 4 所 示為ADIsimCLK在這些設置下生成的PLL2環路濾波器值。

 

表 3 PLL2配置參數

 

表 4 來自 ADIsimCLK的 PLL2環路濾波器元件值

 

圖 8 和圖 9 對各參考輸入相位噪聲與通過 ADIsimCLK 仿真得 到的 AD9523-1 輸出相位噪聲結果進行了比較。請注意 10 kHz 和 1 MHz 之間增加的相位噪聲基底。這是因為 PLL2 的內部 VCO 相位噪聲的關係。

 

圖 8 采用各種參考頻率的 PLL2 輸出相位噪聲

 

圖 9 采用各種參考頻率的 PLL2 輸出相位噪聲（放大圖）

 

PLL2 中的內部 VCO 相位噪聲在大約頻偏為 5 kHz 之後足夠 高，會開始主導器件的總輸出相位噪聲。在頻偏 5 kHz 區域之 後，增加的參考相位噪聲對輸出相位噪聲的影響很小。

 

結論

 

PLL1 的抖動清除功能可以防止多數參考輸入相位噪聲到達 PLL2。高噪聲參考輸入確實會影響近載波相位噪聲（頻偏 10kHz 以下），但器件的總輸出抖動是由器件的性能而非參考頻率的性能所主導的。對於積分抖動計算值處於 12 kHz 至 20 MHz 之間的情況，輸出抖動很可能相同

，不受輸入抖動的影 響。真正的性能指標不是聲稱雙環路模擬 PLL 可以衰減多少 抖動，而是它會產生多少抖動。

 

 

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