采用這種結構的PLD芯片有：Altera的MAX7000，MAX3000係列（EEPROM工藝）,Xilinx的XC9500係列（Flash工藝）和Lattice,Cypress的大部分產品（EEPROM工藝）

 

 

我們先看一下這種PLD的總體結構（以MAX7000為例，其他型號的結構與此都非常相似）：

 

圖1 基於乘積項的PLD內部結構

 

這種PLD可分為三塊結構：宏單元（Marocell)，可編程連線 （PIA)和I/O控製塊。 宏單元是PLD的基本結構，由它來實現基本的邏輯功能。圖1中蘭色部分是多個宏單元的集合（因為宏單元較多
，沒有一一畫出）。可編程連線負責信號傳遞，連 接所有的宏單元。I/O控製塊負責輸入輸出的電氣特性控製，比如可以設定集電極開路輸出，擺率控製，三態輸出等。 圖1 左上的INPUT/GCLK1

，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局時鍾，清零和輸出使能信號
，這幾個信號有專用連線與PLD中每個宏單元相連
，信號到每個宏單元的延時相同並且延時最短。

 

宏單元的具體結構見下圖：

 

圖2 宏單元結構

 

左側是乘積項陣列，實際就是一個與或陣列
，每一個交叉點都是一個可編程 熔絲
，如果導通就是實現“與”邏輯。後麵的乘積項選擇矩陣是一個“或”陣列。兩者一起完成組合邏輯。圖右側是一個可編程D觸發器，它的時鍾，清零輸入都可 以編程選擇
，可以使用專用的全局清零和全局時鍾，也可以使用內部邏輯（乘積項陣列）產生的時鍾和清零。如果不需要觸發器，也可以將此觸發器旁路，信號直接 輸給PIA或輸出到I/O腳。

 

下麵我們以一個簡單的電路為例,具體說明PLD是如何利用以上結構實現邏輯的，電路如下圖：

 

圖3

 

假設組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我們以!D表示D的“非”）

 

PLD將以下麵的方式來實現組合邏輯f:

 

圖4

 

A,B,C,D由PLD芯片的管腳輸入後進入可編程連線陣列 （PIA)，在內部會產生A,A反,B,B反,C,C反,D,D反8個輸出。圖中每一個叉表示相連（可編程熔絲導通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。這樣組合邏輯就實現了。 圖3電路中D觸發器的實現比較簡單，直接利用宏單元中的可編程D觸發器來實現。時鍾信號CLK由I/O腳輸入後進入芯片內部的全局時鍾專用通道，直接連接 到可編程觸發器的時鍾端。可編程觸發器的輸出與I/O腳相連，把結果輸出到芯片管腳。這樣PLD就完成了圖3所示電路的功能。（以上這些步驟都是由軟件自 動完成的，不需要人為幹預）

 

圖3的(de)電(dian)路(lu)是(shi)一(yi)個(ge)很(hen)簡(jian)單(dan)的(de)例(li)子(zi)，隻(zhi)需(xu)要(yao)一(yi)個(ge)宏(hong)單(dan)元(yuan)就(jiu)可(ke)以(yi)完(wan)成(cheng)。但(dan)對(dui)於(yu)一(yi)個(ge)複(fu)雜(za)的(de)電(dian)路(lu)，一(yi)個(ge)宏(hong)單(dan)元(yuan)是(shi)不(bu)能(neng)實(shi)現(xian)的(de)，這(zhe)時(shi)就(jiu)需(xu)要(yao)通(tong)過(guo)並(bing)聯(lian)擴(kuo)展(zhan)項(xiang)和(he)共(gong)享(xiang)擴(kuo)展(zhan)項(xiang)將(jiang)多(duo)個(ge)宏(hong)單(dan)元(yuan)相(xiang)連(lian)，宏(hong)單(dan)元(yuan)的(de)輸(shu)出(chu)也(ye)可(ke)以(yi)連(lian)接(jie)到(dao)可(ke)編(bian)程(cheng)連(lian)線(xian)陣(zhen)列(lie)，再(zai)做(zuo)為(wei)另(ling)一(yi)個(ge)宏(hong)單(dan)元(yuan)的(de)輸(shu)入(ru)。這(zhe)樣(yang)PLD就可以實現更複雜邏輯。

 

這種基於乘積項的PLD基本都是由EEPROM和Flash工藝製造的，一上電就可以工作
，無需其他芯片配合。