多通道DDS幾乎完全消除了同步多個單通道器件時遇到的通道間溫度和時序問題。多通道DDS輸出盡管相互獨立，但可共用同一係統時鍾，因此對溫度和電源偏差的追蹤性能優於多個單通道器件的輸出。所以，多通道DDS更適合在疊加輸出端產生相位相幹頻率轉換。

 

圖1. 相位連續和相位相幹頻率轉換。

 

電路描述

 

AD9520 時鍾分配器件通過高性能基準時鍾驅動AD9958 DDS，同時為FSK數據流源提供相同時鍾。AD9520提供多種輸出邏輯選擇和可調延遲，以滿足FSK數據流與多通道DDS SYNC_CLK間的建立和保持時間。

 

AD9958的兩個獨立通道采用預編程頻率F1和F2工作。將輸出端連接在一起進行疊加。模式（Profile）引腳驅動各DAC輸入的乘法器以控製輸出幅度，這些引腳可開啟或關閉通道輸出以選擇理想頻率。為此，每個乘法器預編程兩個模式可選設置：零(ling)電(dian)平(ping)和(he)滿(man)量(liang)程(cheng)。模(mo)式(shi)引(yin)腳(jiao)上(shang)的(de)邏(luo)輯(ji)低(di)電(dian)平(ping)將(jiang)關(guan)閉(bi)正(zheng)弦(xian)波(bo)

，而(er)邏(luo)輯(ji)高(gao)電(dian)平(ping)將(jiang)其(qi)傳(chuan)遞(di)至(zhi)輸(shu)出(chu)端(duan)。該(gai)操(cao)作(zuo)需(xu)要(yao)兩(liang)個(ge)互(hu)補(bu)輸(shu)入(ru)數(shu)據(ju)流(liu)以(yi)在(zai)頻(pin)率(lv)間(jian)交(jiao)替(ti)。請(qing)注(zhu)意(yi)
，兩(liang)個(ge)DDS通道持續產生頻率 F1和F2。關閉功能將消除相應的DDS輸出，從而產生相位相幹FSK信號。

 

圖2. 相位相幹FSK調製器設置。

 

AD9959 4通道DDS產生如圖3所示的結果。兩個額外通道可用作疊加輸出端兩個開關頻率的相位基準，以便於說明相位相幹開關。上麵的波形顯示的疊加輸出表示相位相幹開關。中間兩條波形顯示的是基準信號F1和F2。下麵的波形顯示的是在兩個頻率間交替的偽隨機序列(PRS)數據流。請注意，由於器件內的流水線延遲，PRS數據流邊沿與疊加輸出的頻率轉換並未完全對準。

 

圖3. 實測的相位相幹FSK轉換。

 

圖4顯示了同樣由AD9959產生的相位連續FSK開關的一個範例。這種操作需要的帶寬較少，但轉換之間無相位存儲。

 

圖4. 實測的相位連續FSK轉換。

 

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、時鍾分配芯片和時鍾緩衝器
，用來構建基於DDS的時鍾發生器。如需了解更多信息
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多通道、10位、500 MSPS直接數字頻率合成器

 

2通道AD9958 (圖5）和4通道AD9959直接數字頻率合成器(DDS)內置兩個/四個10位、500 MSPS電流輸出DAC。所有通道共用同一係統時鍾
，因此本身就具有同步功能；將多個器件互連可提供更高通道數。各通道的頻率、相位和幅度可獨立控製，使器件可校正係統相關失配。所有參數可線性掃描；或者可為FSK、PSK或ASK調製選擇16個電平。輸出正弦波調諧具有32位頻率分辨率、14位相位分辨率和10位幅度分辨率。AD9958/AD9959采用1.8 V內核電源供電，與3.3 V I/O電源邏輯兼容

，功耗為315 mW/540 mW（所有通道開啟和 13 mW 掉電模式。額定溫度範圍為–40°C至+85°C
，采用56引腳LFCSP封裝，千片訂量報價為20.48/37.59美元/片。

 

圖5. AD9958功能框圖。

 

12 LVPECL/24 CMOS輸出時鍾發生器

 

AD9520-x 時鍾發生器（圖6）可從單一基準頻率獲得多達12個LVPECL或24個CMOS時鍾。由於集成了內置VCO的完整PLL、可編程分頻器和可配置的輸出緩衝器，該器件實現了亞皮秒抖動性能。四個選項為片內VCO提供了1.45 GHz至2.95 GHz的中心頻率；第五個選項采用外部VCO工作，頻率可高達2.4 GHz。該器件接受高達250 MHz的一路差分或兩路單端基準時鍾
，提供四組頻率可達1.6 GHz的LVPECL時鍾（每組三個）。可編程分頻器的分頻比為1比32

，可為每一組時鍾設置輸出頻率和粗調延遲。各LVPECL輸出可重新配置以提供兩個250 MHz CMOS輸出。AD9520-x采用3.3 V單電源供電
，最大功耗為1.5 W
；單獨的輸出驅動器和電荷泵電源可用於邏輯兼容並支持具有擴展調諧範圍的VCO。器件采用64引腳LFCSP封裝，額定溫度範圍為–40°C至+85°C，千片訂量報價為12.65美元/片。

 

圖6. AD9520功能框圖

 

參考電路

 

1. AN-837 Application Note, DDS-Based Clock Jitter Performance vs. DAC Reconstruction Filter Performance.

2. Kester, Walt. The Data Conversion Handbook. Analog Devices. Chapters 6 and 7. 2005.

3. Kester, Walt. High Speed System Applications. Analog Devices. Chapters 2 and 3. 2006.

4. MT-101 Tutorial, Decoupling Techniques.

5. MT-031 Tutorial, Grounding Data Converters and Solving the Mystery of AGND and DGND.

 

 

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