寬帶每秒數千兆個樣本(GSPS)模數轉換器(ADC) 為高速采集係統帶來眾多性能優勢。這些ADC在高采樣率和輸入帶寬下提供較寬的可見頻譜。然而，有些情況需要寬帶前端

，有些則要求能夠濾波並調諧為較窄的頻帶。

當應用隻需要較窄帶時，用ADC采樣、處理和傳送寬帶頻譜本身就低效，而且還耗能。當數據鏈路占用賽靈思FPGA中的大量高速收發器

，隻為在後續處理中對寬 帶數據進行抽取和濾波時，就會產生不必要的係統負擔。賽靈思FPGA收發器資源可以得到更好的分配，以接收所需的低帶寬並疏導來自多個ADC的數據。可在 FPGA的多相濾波器組信道器中針對頻分複用(FDM) 應用進行額外濾波。

為了充分獲得DDC的性能優勢，設計中還要包含濾波器-混頻器組件以作為抽取的補充。

什麼是抽取？

最簡單的定義

，抽取就是隻觀察ADC輸出樣本中具有周期性的子部分
，而忽略其他部分。結果就是通過下采樣來有效降低ADC采樣率。例如
，ADC的M抽取模式隻輸出第M批樣本中的第一個，舍棄之間的所有其他樣本。對每個M的倍數，重複該方法。

樣本抽取本身隻能有效減小ADC采樣率，並相應地作為低通濾波器。如果沒有頻率變換和數字濾波，抽取隻會在頻域中將基波的諧波以及其他雜散信號相互疊加。

DDC的作用是什麼？

既然抽取本身無法阻止頻帶外信號的疊加，那麼DDC是如何做到的
？

為了充分獲得DDC的性能優勢
，設計必須包含濾波器-混頻器組件作為抽取功能的補充。數字濾波能從狹義上的頻帶（由抽取比率設定）中有效消除帶外噪聲。 DDC的典型數字濾波器實現方案是一個有限脈衝響應(FIR) 濾波器。由於沒有反饋
，這種濾波器隻與過去的輸入有關。濾波器的通帶應匹配抽取後的轉換器有效頻譜。

DDC濾波器應該多寬？

DDC的抽取比率通常基於整數因數
，即2的冪次方（2, 4, 8, 16等）。不過，抽取比率實際上可以是基於DDC架構的任意比率，包括小數抽取。對於小數抽取的情況，在抽取前通常需要一個插值計算模塊來實現有理分數比率。

圖1 – 采用低通濾波器和NCO的頻率變換可在所需頻率下有效實現帶通濾波器。頻率規劃能確保不想要的諧波、尖刺和圖像落在頻帶以外。

圖2 – 抽取比率為8的DDC能讓賽靈思Artix-7的16 GTP 6.6Gbps收發器支持八個ADC
，每個都通過兩條JESD204B通道傳送抽取後的I/Q數據
，反之隻能支持兩個ADC
，每個通過八條通道輸出完整帶寬。

理(li)想(xiang)情(qing)況(kuang)下(xia)，數(shu)字(zi)濾(lv)波(bo)器(qi)應(ying)準(zhun)確(que)匹(pi)配(pei)抽(chou)取(qu)頻(pin)率(lv)帶(dai)寬(kuan)並(bing)濾(lv)去(qu)頻(pin)帶(dai)以(yi)外(wai)的(de)一(yi)切(qie)幹(gan)擾(rao)。然(ran)而(er)
，實(shi)際(ji)的(de)有(you)效(xiao)濾(lv)波(bo)器(qi)帶(dai)寬(kuan)無(wu)法(fa)準(zhun)確(que)匹(pi)配(pei)抽(chou)取(qu)比(bi)率(lv)的(de)整(zheng)個(ge)帶(dai)寬(kuan)。因(yin)此(ci)
，濾(lv)波(bo)器(qi)帶(dai)寬(kuan)將(jiang) 是抽取頻率的一定百分比，例如85%或90%。舉例來說
，抽取因數為8的濾波器的有用帶寬實際上可能是采樣率除以10或fs/10。DDC濾波級必須具備 較低的通帶紋波和較強的阻帶混疊抑製能力。
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頻率是固定的嗎？

下個問題是DDC濾波器的頻率是固定的，還是能進行調諧並集中於某個所需的特定頻帶。

我們已經討論了DDC的抽取和濾波級。不過，隻有在所需頻率處於從DC開始的濾波器通帶之內時才有意義。如果不是這樣，我們需要采取方法將濾波器調諧到不同 的頻譜部分以觀察有用信號。可利用數控振蕩器(NCO)在第一個或第二個奈奎斯特區域內調諧窄帶。NCO用來將濾波器頻帶調諧和混合到寬帶頻譜的不同部分 （圖1）。

數shu字zi控kong製zhi字zi提ti供gong采cai樣yang率lv的de小xiao數shu分fen頻pin器qi，頻pin率lv布bu置zhi分fen辨bian率lv由you數shu字zi控kong製zhi字zi中zhong所suo使shi用yong的de位wei數shu來lai設she定ding，可ke實shi現xian對dui有you用yong頻pin帶dai的de混hun合he。控kong製zhi字zi具ju備bei相xiang應ying 的調諧範圍和分辨率，以便將濾波器放在所需的位置。典型的NCO控製字可能多達48位分辨率
，跨越采樣頻率的兩個奈奎斯特頻帶
，這對大多數應用來說足夠 了。

NCO帶有一個混頻器。該器件工作方式很像模擬正交混頻器，可將NCO頻率作為本地振蕩器，以執行對真實
、複雜輸入信號的下變頻。

濾波器緊跟在頻率變換級後麵。在所需的載波頻帶向下調諧到DC以後
，濾波器就能有效降低采樣率，同時能有效抑製在調諧後的有用帶寬周圍由臨近的無用載波產生的混疊現象。

單個8抽取DDC能夠使賽靈思Artix-7 FPGA係統可支持的ADC數量提高至四倍。

將輸入信號通過混頻降至基帶時
，由於過濾了負像，因而會出現6 dB的信號損失。NCO還會額外產生一個小的插入損耗。因此
，降頻至基帶後的輸入信號總損耗通常略高於6 dB。NCO允許將輸入頻譜調諧至DC，這樣便可由後續的濾波器模塊進行有效濾波，以防止混疊。DDC還可能包含獨立控製的數字增益級。增益級讓係統實 現+6 dB或更高的增益
，以在輸出位數的整個範圍內集中信號的動態範圍。

處理器間中斷

采用ADC樣本抽取後便無需向信號鏈下遊發送最終會被舍棄的無用信息。由於這類數據被濾除
，因此降低了ADC後端所需的輸出數據帶寬。這個減少量被I/Q輸出數據量的增加所抵消。例如
，具有I和Q數據的16抽取濾波器會使寬帶輸出數據減少8倍。

數據速率的最小化能減少ADC的JESD204B輸出通道數量，進而降低係統布局的複雜性。ADC輸出帶寬的減小有助於設計小型化係統，否則這是無法實現 的。例如
，受係統功耗和尺寸的限製，電路板隻能使用一個FPGA，對於這種情況，係統所支持的高速串行收發器數量會在不使用DDC時限製ADC的數量。

當係統內隻能觀察到很窄的帶寬時，ADC內的抽取有助於消除這種局限性。使用單個8抽取DDC可將ADC的輸出帶寬減少至兩個輸出數據通道，以讓賽靈思 Artix®-7 FPGA係統支持的ADC數量提高至四倍。對於這種情況，我們利用Artix-7 FPGA 中現有的16GTP 收發器設計出采用DDC的八ADC結構（圖2）。這樣能更高效使用賽靈思FPGA資源，成為一組FDM通道的多通道數字接收器。

DDC濾波器是否影響SNR和SFDR

？

下一個需要研究的問題是當DDC濾波器打開和關閉時，信噪比(SNR)和無雜散動態範圍(SFDR) 這兩個模擬性能如何變化。

由於轉換器的寬帶噪聲被濾除而且隻能觀察到較窄的頻譜，我們應該看到信號功率與觀察到的噪聲之比更高。ADC的動態範圍在濾波器的通帶內應該更好。對寬帶頻譜進行抽取和濾波的固有優勢在於利用DDC改進SNR。

DDC實現的數字濾波用來濾除較窄帶以外的噪聲。ADC的SNR計算必須包含一個考慮被濾除噪聲處理增益的濾波校正因子。使用完美數字濾波器，帶寬每減小的2的冪次方，被濾除噪聲引起的處理增益將會增加+3 dB：

理想SNR（具有處理增益）=6.02*N + 1.76 dB + 10log10(fs/(2*BW))

使用DDC的一個明顯優勢是能夠使基波信號的諧波落在所需頻帶的外麵。通過適當的頻率規劃

，數字濾波可以防止諧波在窄DDC帶寬內看到，從而提高係統的SFDR性能。

在隻需要窄帶的係統中
，DDC通過濾掉寬帶噪聲來提供ADC處chu理li增zeng益yi。這zhe樣yang能neng提ti高gao有you用yong帶dai寬kuan內nei的de信xin噪zao比bi。另ling一yi個ge優you勢shi是shi，通tong過guo合he理li的de頻pin率lv規gui劃hua，通tong常chang占zhan主zhu導dao的de第di二er和he第di三san次ci諧xie波bo會hui落luo到dao調tiao諧xie後hou的de有you用yong帶dai寬kuan之zhi外wai並bing被bei數shu字zi濾lv除chu。這zhe能neng提ti高gao係xi統tong的deSFDR。

采樣定理指出諧波或其他高階係統尖刺可能回折到每個奈奎斯特頻帶末尾的周圍。這對於DDC同樣適用
，其第二或第三次無用諧波有可能回折到通帶內並降低SFDR。因此
，為了研究這類采樣問題

，應該為DDC通帶濾波器寬度和NCO調諧位置實施係統頻率規劃。

是否需要外部濾波器
？

使用內部DDC的係統ADC也可以使用附加的模擬濾波器，就像沒有DDC濾波時那樣。對於寬帶係統，DDC能夠緩和ADC前端的濾波要求。

DDC中的數字濾波能分擔一些工作，否則就要在前端放置嚴格的防止混疊模擬濾波器。不過，寬頻帶前端能實現多種用途，可讓DDC同時觀察多個頻帶，或者利用NCO掃描有用的頻帶以找到變化的輸入信號。

ADC能否提供多個DDC？

工程師考慮用FPGA實現內部數字下變頻時提出的最後一個問題是，ADC是否隻提供一個DDC。答案是否定的
；事實上可以觀察到多個頻帶。

就ADC中的多個DDC而言，每個都有自己的NCO，用來通過調諧將頻帶在奈奎斯特區域中分開。這種方法能同時觀察多個頻帶，並減小係統FPGA收發器和抽取模塊負荷，以將它們分配給其他處理活動，例如針對FDM係統將多個ADC實現信道化。

高速ADC現已具備足夠的處理能力將DDC功能帶入信號鏈。如果係統不需要使用寬頻帶奈奎斯特率ADC的完整帶寬
，則可通過DDC濾除不想要的數據和噪聲。 這樣能改善信號采集的SNR和SFDR。較低的帶寬能降低FPGA收發器（例如Artix-7）的數據接口負擔，並有助於設計更複雜的信號采集係統。

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