中心議題：

• ADl871型模/數轉換器的應用

解決方案：

• 采用ADl871構成的采樣係統
• 接口的設計

• 時鍾設計時對MCLK 4分頻

1 引言

科學技術的發展對數據采集係統的采樣速率、分辨率、精度、接口及抗幹擾能力等提出越來越高的要求。

AD1871是目前市場上動態範圍、采樣速率和采樣精度等指標都很突出數據的一款24位ADC
，它的推出為設計高速、高精度數據采集係統提供了一種較好的解決方案。由於其輸出為串行輸出，當其和MCU直接相連時

，會使采樣係統的采樣速率大大降低。

如果MCU的I/O端口的實際最高速率是1MHz(單片機的速率通常是這個數量級)，那麼I/O端13傳輸1Bit的最短時間間隔為1μs，當ADl871輸出2路各24Bit時，需要實際串行輸出64Bit，故采樣速率下降為1MHz/64=15.625kHz，這個速率遠遠低於ADl871的96kHz，另外，單片機把64位串行數據再處理為2個24位的並行數據時，速度會進一步降低。

為此，筆者采用現場可編程門陣列(FPGA)設計了ADl871和MCU之間的接口，由FPGA完成對ADl871的控製
，並將其輸出的串行數據在FPGA的內部變為並行數據，並行後的數據以8位或12位為一組發給MCU。由於FPGA的實際傳輸速率可以滿足和ADl871的傳輸速率要求
，故上述“瓶頸”得以解決。

2 接口設計

2．1 時鍾設計

圖1示出A/D轉換器的輸入時鍾設計
，MD轉換器工作在從模式下時，需要外部提供RLCLK和BCLK。在主時鍾MCLK的輸入下，通過對MCLK 4分頻得到BCLK的信號，用來作為位數據提取的信號。RLCLK是通過對BCLK的32分頻得到的，用來區分左右通道的數據，同時輸出EN信號作為後續處理的同步信號。 [page]
2．2接口設計

在圖2中
，輸入為MCLK(主時鍾)、RESET(啟動信號)和SHIFTIN(A/D輸出數據)，輸出為RL(左右幀信號)
、BCLK(A/D數據位時鍾)，TXT(並行數據讀取控製)和SHIFTOUT(並行數據輸出)。通過時鍾控製輸出BCLK和 RLCLK到AD1871，AD1871傳出數據SHIFTIN進入SHIFT模塊，SHIFT模塊在正確的位時鍾下讀取SHIFTIN的輸入數據，並進行串，並轉換，之後輸出8位或12位的數據。同時輸出TXT並行數據讀取控製。
2．3 SHIFT模塊程序

Emity shifill is

PORT(BCLK：IN STD_LOGIC
；一輸入的BCLK位信號

CR ：IN STD_LOGIC；--輸入的使能信號

SHIFTIN：IN STD_LOGIC：--AD輸入的串行信號

RLEN：IN STD_LOGIC；--輸入的RLCLK使能，幀對準信號

TXTS：OUT STD_LOGIC；--8位的組信號輸出控製信號

sddddd：OUT STD_LOGIC_VECTOR (7DOWNTO 0)
； --8位並行信號輸出)；

end shift11：

architecture Behavioral of shift11 is

SIGNAL TEMPDATE：STD_LOGIC_VEC—TOR(8 DOWNTO 0)；

SIGNAL TEMPO11：STD_LOGIC_VECTOR(7DOWNTO 0)：=“00000000”
；

SIGNAL Q：INTEGER RANGE 0 T0 7
；

一並行信號計數8位產生一個脈衝；

SIGNAL Q4：INTEGER RANGE 0 TO 3；

--有用信號選擇
，選擇32位中的24位；

筆者用MaxPlus II對以上設計進行仿真後得到圖3所示的時序圖
，完全滿足設計要求，從圖3可以看出串行輸入的數據(shiflin)變成並行的數據(shiftout) 輸出
，在此過程中數據延時8個周期，每個txts的上升沿提取數據能保證數據的正確性。因為從數據的變動到txts的上升沿有400ns
，大於FPGA的數據建立時間(25ns~50ns)，可以保證提取數據的正確性。 [page]
3 小型采樣係統

圖4示出采用ADl871構成的采樣係統結構。整個係統在1個FPGA上實現，分為3部分：並轉換模塊；ADC控製和配置；UART通信。
具體的功能是實現ADC的初始化、信號的采集存儲及UART通信。

工作原理是由ADC控製模塊來接收PC的數據，轉發控製數據到ADC

，對ADC的工作狀態進行配置。完成後ADC采樣並儲存在FIFO中，通過控製向單片機傳送數據。

從仿真結果看，整個係統的工作正常
，說明接口設計的正確性和可行性。

4 結束語

由ADl871構成的數據采集係統具有高分辨率
、寬動態範圍、高信噪比等特點，特別適用於高精度數據采集係統。∑-△型ADC具有抗幹擾能力強
、量化噪聲小
、分辨率高
、線性度好
、轉換速度較高
、價格合理等優點，因此越來越多地受到電子產品用戶及設計人員的重視。解決這類ADC的de接jie口kou問wen題ti在zai實shi際ji設she計ji中zhong具ju有you重zhong大da意yi義yi。筆bi者zhe設she計ji的de接jie口kou使shi單dan片pian機ji從cong接jie收shou數shu據ju的de困kun境jing中zhong解jie脫tuo出chu來lai，大da大da提ti高gao了le單dan片pian機ji的de采cai樣yang速su率lv，原yuan來lai處chu理li一yi幀zhen數shu據ju需xu要yao讀du64次，現在隻需要6次，在12位輸出的情況下隻需要4次
，也就是說采用FPGA後單片機的I/O口可以達到1MHz/6=166．66kHz 的采樣速率
，大大超過了96kHz的采樣速率
，使單片機有時間對數據進行一些處理。