先簡單介紹一下電路板
，上麵有兩條數據總線，分別用兩個DSP控製，兩個DSP通過雙口RAM通信。一條總線上掛著FPGA

，一條掛著一個CPLD。

 

說說問題，就是發現用DSP給FPGA寫數，然後發到測試點看波形，發現本來寫0的數有的時候會讀成1。

 

開始以為是FPGA程序使用inout的口沒有釋放總線
，就把FPGA的數據線配置成了輸入
，相當於隻能寫不能讀，仍然存在寫錯數的情況，而且沒有什麼規律。

 

於是測量數據總線。有下麵的圖。這裏的程序是寫一次數再讀一次數。感覺這個明顯不對勁。

後來又把FPGA沒有加載程序，單從雙口RAM裏讀數據。有下麵的波形。

看起來好像跟FPGA沒有什麼關係。後來我又測量了另外一條總線的波形如下圖

這個看起來就比較正常。後來我懷疑是不是哪個芯片自帶上拉電阻，又把FPGA的輸出口配置上了下拉電阻有下麵的波形。

感覺像是DSP的IO口出了問題
，因為這個板子上FPGA剛換上新的。

 

我記得隻有一次不當使用，就是之前程序有句話寫錯了，隻要不讀寫FPGA，FPGA就會把所有數據線拉低。不知道這樣會不會由於FPGA的驅動能力過強，將DSP的IO口燒壞。

 

所以請教下有經驗的各位，這個數據總線上的波形到底應該是什麼樣的，我這個板子上第二條數據總線上掛著4個芯片，分別是一個SRAM，雙口ram，一塊FPGA和一塊DSP，到底是什麼問題導致數據總線出問題。

 

還(hai)有(you)一(yi)點(dian)就(jiu)是(shi)
，在(zai)這(zhe)個(ge)板(ban)子(zi)上(shang)，就(jiu)是(shi)通(tong)過(guo)數(shu)據(ju)線(xian)把(ba)這(zhe)四(si)個(ge)芯(xin)片(pian)連(lian)了(le)起(qi)來(lai)，數(shu)據(ju)線(xian)上(shang)沒(mei)有(you)任(ren)何(he)串(chuan)入(ru)的(de)電(dian)阻(zu)和(he)並(bing)入(ru)的(de)電(dian)容(rong)
，希(xi)望(wang)各(ge)位(wei)大(da)蝦(xia)幫(bang)幫(bang)忙(mang)，困(kun)擾(rao)了(le)挺(ting)久(jiu)的(de)時(shi)間(jian)了(le)。