1. 功耗分析

整個FPGA設計的總功耗由三部分功耗組成：1. 芯片靜態功耗；2. 設計靜態功耗；3. 設計動態功耗。

芯片靜態功耗：FPGA在上電後還未配置時，主要由晶體管的泄露電流所消耗的功耗

設計靜態功耗：當FPGA配置完成後，當設計還未啟動時
，需要維持I/O的靜態電流，時鍾管理和其它部分電路的靜態功耗

設計動態功耗：FPGA內設計正常啟動後，設計的功耗
；這部分功耗的多少主要取決於芯片所用電平，以及FPGA內部邏輯和布線資源的占用

顯而易見，前兩部分的功耗取決於FPGA芯片及硬件設計本身，很難有較大的改善。可以優化是第3部分功耗：設計動態功耗，而且這部分功耗占總功耗的90%左右，因此所以降低設計動態功耗是降低整個係統功耗的關鍵因素。上麵也提到過功耗較大會使FPGA發熱量升高，那有沒有一個定量的分析呢？答案當然是有，如下式：

Tjmax > θJA * PD + TA

其中Tjmax表示FPGA芯片的最高結溫（maximum junction temperature）；θJA表示FPGA與周圍大氣環境的結區熱阻抗（Junction to ambient thermal resistance），單位是°C/W；PD表示FPGA總功耗（power dissipation），單位是W；TA表示周圍環境溫度。

以XC7K410T-2FFG900I係列芯片為例
，θJA = 8.2°C/W
，在TA = 55°C的環境中，想要結溫Tjmax不超過100°C的情況下，可以推算FPGA的總功耗：PD <（Tjmax – TA）/θJA=（100 - 55）/8.2=5.488W
，之前估算的20W與之相差太遠，因此優化是必不可少的：

1） 降低θJA：熱阻抗取決於芯片與環境的熱傳導效率
，可通過加散熱片或者風扇減小熱阻抗

2） 減小PD：通過優化FPGA設計，降低總功耗，這也是本文重點講解的部分。

2. 低功耗設計

關於FPGA低功耗設計，可從兩方麵著手：1） 算法優化；2） FPGA資源使用效率優化。

1） 算法優化

算法優化可分為兩個層次說明：實現結構和實現方法

shouxiankendingxuyaoshejiyizhongzuiyouhuadesuanfashixianjiegou
，shejiyizhongzuiyouhuadejiegou，shiziyuanzhanyongdadaozuishao，dangrangonghaoyenengjiangdaozuidi
，danshihaixuyaobaozhengxingneng，shiFPGA設she計ji在zai麵mian積ji和he速su度du上shang都dou能neng兼jian顧gu。比bi如ru在zai選xuan擇ze采cai用yong流liu水shui線xian結jie構gou還hai是shi狀zhuang態tai機ji結jie構gou時shi
，流liu水shui線xian結jie構gou同tong一yi時shi間jian所suo有you的de狀zhuang態tai都dou在zai持chi續xu工gong作zuo，而er狀zhuang態tai機ji結jie構gou隻zhi有you一yi個ge狀zhuang態tai是shi使shi能neng的de

，顯xian而er易yi見jian流liu水shui線xian結jie構gou的de功gong耗hao更geng多duo，但dan其qi數shu據ju吞tun吐tu率lv和he係xi統tong性xing能neng更geng優you，因yin此ci需xu要yao合he理li選xuan其qi一yi
，使shi係xi統tong能neng在zai麵mian積ji和he速su度du之zhi間jian得de到dao平ping衡heng；

另一個層麵是具體的實現方法，設計中所有吸收功耗的信號當中，時鍾是罪魁禍首。雖然時鍾可能運行在 100 MHz，但從該時鍾派生出的信號卻通常運行在主時鍾頻率的較小分量（通常為 12%～15%）。此外
，時鍾的扇出一般也比較高。這兩個因素顯示，為了降低功耗，應當認真研究時鍾。 首(shou)先(xian)，如(ru)果(guo)設(she)計(ji)的(de)某(mou)個(ge)部(bu)分(fen)可(ke)以(yi)處(chu)於(yu)非(fei)活(huo)動(dong)狀(zhuang)態(tai)
，則(ze)可(ke)以(yi)考(kao)慮(lv)禁(jin)止(zhi)時(shi)鍾(zhong)樹(shu)翻(fan)轉(zhuan)，而(er)不(bu)是(shi)使(shi)用(yong)時(shi)鍾(zhong)使(shi)能(neng)。時(shi)鍾(zhong)使(shi)能(neng)將(jiang)阻(zu)止(zhi)寄(ji)存(cun)器(qi)不(bu)必(bi)要(yao)的(de)翻(fan)轉(zhuan)，但(dan)時(shi)鍾(zhong)樹(shu)仍(reng)然(ran)會(hui)翻(fan)轉(zhuan)，消(xiao)耗(hao)功(gong)率(lv)。其(qi)次(ci)
，隔(ge)離(li)時(shi)鍾(zhong)以(yi)使(shi)用(yong)最(zui)少(shao)數(shu)量(liang)的(de)信(xin)號(hao)區(qu)。不(bu)使(shi)用(yong)的(de)時(shi)鍾(zhong)樹(shu)信(xin)號(hao)區(qu)不(bu)會(hui)翻(fan)轉(zhuan)，從(cong)而(er)減(jian)輕(qing)該(gai)時(shi)鍾(zhong)網(wang)絡(luo)的(de)負(fu)載(zai)。

2） 資源使用效率優化

資源使用效率優化是介紹一些在使用FPGA內部的一些資源如BRAM
，DSP48E1時，可以優化功耗的方法。FPGA動態功耗主要體現為存儲器、內部邏輯、時鍾、I/O消耗的功耗。

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