中心議題：

• WCSP 的優點介紹
• WCSP 麵臨的諸多挑戰
• WCSP 的未來發展趨勢

晶圓芯片級封裝 (WCSP) 去掉了許多傳統的封裝步驟，例如：裸片焊接、引線接合以及芯片級倒裝片 (flip chip) 連接工藝等。這種方法使半導體客戶加速了產品上市進程。WCSP 應用正擴展到一些新領域
，並逐漸出現基於引腳數量和器件類型的細分市場。集成無源分立 RF 和存儲器件的 WCSP 應用也正擴展到邏輯 IC 和 MEMS。但(dan)是(shi)這(zhe)種(zhong)發(fa)展(zhan)也(ye)帶(dai)來(lai)了(le)許(xu)多(duo)挑(tiao)戰(zhan)，包(bao)括(kuo)裸(luo)片(pian)尺(chi)寸(cun)和(he)引(yin)腳(jiao)數(shu)的(de)增(zeng)長(chang)對(dui)板(ban)級(ji)可(ke)靠(kao)性(xing)所(suo)產(chan)生(sheng)的(de)影(ying)響(xiang)。本(ben)文(wen)將(jiang)介(jie)紹(shao)我(wo)們(men)當(dang)前(qian)麵(mian)臨(lin)的(de)諸(zhu)多(duo)挑(tiao)戰(zhan)，以(yi)及(ji)集(ji)成(cheng)化(hua)和(he)矽(gui)過(guo)孔(kong) (TSV) 技術等一些未來發展趨勢。
 

晶圓芯片級封裝具有各種裸片尺寸

、焊球間距和封裝厚度
，這些都是 WCSP 的所有關鍵實現因素。

WCSP 在過去十年獲得了長足的發展
，已成為主要尺寸封裝之一。WCSP 專業技術公司已經從一些小公司發展成為大型封裝分包商，以及一些擁有 150mm
、200mm 和 300mm 製造能力（製造能力和趕超能力需求迅速增長）的大型集成器件廠商。由於早期的一些用戶集成了無源器件和分立器件，使應用空間也獲得了相當大的增長。

由於 WCSP 已經發展成熟，大型裸片和器件類型變得多樣化。在整個發展過程中
，始終保留著一個關鍵屬性：在不使用倒裝片底層填充 (underfill) 的情況下獲得可靠性（限製裸片尺寸）。

焊球間距始終主要為 0.5mm
，而大批量生產時仍為 0.4mm。0.3mm 的凸焊能力已得到證明，但其采用受到安裝表麵貼裝技術 (SMT) 工具集功能
、基板成本以及倒裝片底層填充潛在需求的阻礙。

材料組合以及對工藝條件的理解能力都已得到提高。這些反過來又支持更高的可靠性
，以及敏感器件更低的固化溫度
，例如：存儲器等。

為什麼采用 WCSP
？

WCSP 具有許多優點，包括封裝尺寸縮小、更低的成本、更高的電氣性能以及比傳統封裝相對簡單的結構等。相比倒裝片板上組件，WCSP 器件一般不要求倒裝片底層填充。實際上，已經得到證明的是：0.4mm 最小焊球間距和 126 引腳數的 WCSP 器件並不需要使用倒裝片底層填充來滿足板級可靠性要求。隨著 WCSP 尺寸和引腳數的不斷增加
，這一優點也受到了挑戰，但如果使用了正確的協同設計策略這種優點仍然可以保留。由於 WCSP向 0.3mm 焊球間距轉移
，很可能會要求使用倒裝片底層填充來確保滿足板級可靠性要求。盡管擁有很多優勢，但也存在眾多挑戰——最明顯的便是可靠性和設計挑戰。

WCSP 的挑戰

相當多的研究已經幫助克服了這些挑戰，而 WCSP 封裝已在許多新的器件類型和應用得到應用。除可靠性和設計挑戰以外，其他主要的挑戰還包括測試和晶圓處理。未來的一些機遇（包括 3D/TSV）將帶來更多的挑戰

，從而需要創新型解決方案。

板級可靠性。一般而言，板級可靠性 (BLR) 測試包括溫度周期變化、壓降測試和彎曲測試。但是了解對組件應用可靠性的影響也很重要
，包括使用實例和貼裝結構（貼裝至印刷線路板 (PWB) 層壓板模塊還是陶瓷模塊）。焊盤過孔和非焊盤過孔混合結構使用的一些模塊應用在獲得 BLR 方麵最為困難。但是，我們可以使用一些協同設計策略來提高 BLR 性能，包括層疊結構、智能焊球數量減少以及獨特的重新分布層 (RDL) 設計。

由於移動設備廠商壓低其印刷電路板 (PCB) 上無源組件的高度
，半導體供應商也同步降低了封裝高度。結果，隨著焊料基準距的減小，板級溫度周期性能也被降低，因為矽和 PCB 材料之間熱膨脹的錯配係數。在低引腳數模擬器件中，例如：音頻放大器等，這些整體應力並不是一個大問題。但是，隨著器件功能增加以及更多組件集成到同一塊矽片中，最遠焊球 DNP（到中性點的距離）會更大，從而增加 BLR 風險。
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新一代 WCSP 將側重於封裝的掩模組減少。掩模減少，可以實現更短的產品上市時間和更低的封裝成本。但是，必須要在不犧牲電遷移和 BLR 的情況下實現這種轉變。在 WCSP 中，我們習慣上認為最必需的一層是凸塊底部金屬層，其會減緩焊料中錫和 RDL 之間的反應。進一步來說
，擴散阻隔層將會與重分布層混合，從而除去 UBM 層。
 

圖 1 晶圓製造廠 RDL（直接位於矽鋁焊盤上的凸塊）

設計。WCSP 供應商在從焊盤到區域陣列範圍 (area array pattern) 的什麼地方構建布線所需的 RDL 存在爭議。晶圓加工廠方法（請參見圖 1）中
，通常將一個額外增加的鋁層用於這種連接。這種方法的缺點是凸塊支持會占用很多的頂層金屬麵積。 
 

圖 2 凸塊晶圓廠 RDL（RDL 線跡上的凸塊）

最常見是使用銅的凸塊晶圓廠RDL（請參見圖 2）方法。這種方法具有更高的電流密度和可靠性

，因為可以使用更厚的電介質和金屬層。凸塊晶圓廠 RDL 還允許將出貨晶圓分成不同的封裝類型
，包括傳統的引線接合封裝或者 WCSP，其(qi)為(wei)產(chan)品(pin)開(kai)發(fa)階(jie)段(duan)理(li)想(xiang)的(de)選(xuan)擇(ze)，因(yin)為(wei)可(ke)以(yi)很(hen)容(rong)易(yi)地(di)生(sheng)產(chan)電(dian)氣(qi)特(te)性(xing)的(de)快(kuai)速(su)批(pi)量(liang)樣(yang)片(pian)。相(xiang)同(tong)器(qi)件(jian)可(ke)以(yi)使(shi)用(yong)不(bu)同(tong)方(fang)法(fa)時(shi)，客(ke)戶(hu)會(hui)根(gen)據(ju)散(san)熱(re)額(e)定(ding)值(zhi)、單價以及最適合其應用的尺寸來選擇某種封裝。未來，隨著晶圓廠采用一些創新型銅工藝解決方案/結構，並增加更厚的電介質容量
，業界對於從單獨凸焊廠向晶圓廠轉移的這一過程可能會進行重新評估。

另一個重要的挑戰是了解 RDL 布局對 RF 性能的影響。作為協同設計努力的一個部分
，IC 處於平麵布局說明時就必須對 RDL 進jin行xing設she計ji，旨zhi在zai優you化hua器qi件jian性xing能neng。另ling外wai
，必bi須xu遵zun循xun一yi種zhong結jie構gou化hua的de協xie同tong設she計ji方fang法fa
，以yi保bao證zheng電dian氣qi性xing能neng和he機ji械xie可ke靠kao性xing，因yin為wei組zu件jian焊han球qiu的de位wei置zhi也ye在zai平ping麵mian布bu局ju期qi間jian確que定ding。多duo種zhong封feng裝zhuang配pei置zhi（WCSP、引線接合 BGA、倒裝片 BGA）中相同矽設計的使用，也可以在結構化協同設計嚐試期間確定。

隨著矽節點的技術進步以及裸片尺寸的縮小
，我們必須注意其他一些挑戰。我們必須理解低介電常數 (low-k) 電介質的 WCSP 完整性
、劃片街區 (saw streets) 寬度減少以及多個晶圓廠和組裝廠的整合，目的是確保 WCSP 封裝的完整性和可靠性得到維持。

WCSP 的更多挑戰

測試。典型 WCSP 工藝的一個常見問題是缺少最終封裝測試。大多數情況下
，最終電氣測試都是在凸塊回流後在晶圓層進行。因此
，在製造過程的這一“後端”部分，必須進行高強度的目視檢查，其包括激光標記
、切割和封裝。隨著這種封裝進入汽車和醫療行業，工藝控製和質量檢查係統便成為必需。

晶圓承載。從合格製造到 SMT 組裝的整個過程期間，正確的 WCSP 器件承載都至關重要。為了確保 WCSP 生(sheng)產(chan)期(qi)間(jian)較(jiao)高(gao)的(de)組(zu)裝(zhuang)良(liang)率(lv)，很(hen)重(zhong)要(yao)的(de)一(yi)點(dian)就(jiu)是(shi)將(jiang)所(suo)有(you)過(guo)程(cheng)步(bu)驟(zhou)都(dou)實(shi)現(xian)自(zi)動(dong)化(hua)
，從(cong)而(er)保(bao)證(zheng)操(cao)作(zuo)員(yuan)晶(jing)圓(yuan)承(cheng)載(zai)從(cong)少(shao)到(dao)無(wu)。在(zai)合(he)格(ge)檢(jian)查(zha)期(qi)間(jian)，在(zai)應(ying)力(li)測(ce)試(shi)和(he)電(dian)氣(qi)測(ce)試(shi)之(zhi)間(jian)承(cheng)載(zai)器(qi)件(jian)時(shi)
，使(shi)用(yong)試(shi)片(pian)板(ban)等(deng)臨(lin)時(shi)載(zai)板(ban)可(ke)以(yi)幫(bang)助(zhu)防(fang)止(zhi)對(dui)器(qi)件(jian)的(de)損(sun)壞(huai)。WCSP組件一般在切割成形以前以晶圓形式測試，其有助於避免承載單個封裝帶來的器件損壞。

隨著 WCSP 封裝厚度不斷減小來滿足終端客戶高度要求，晶圓承載變得越來越重要，同時也越來越富有挑戰性。更薄的 WCSP 封裝意味著更薄的晶圓
，其在 WCSP 製造過程期間導致晶圓彎曲變形。另外
，終端客戶 SMT 工藝必須能夠在沒有組裝損壞的情況下承載薄矽片。

WCSP 的未來趨勢

隨著 WCSP 的發展，我們將見證 TSV 互連技術的融合，其提供有源端到裸片後端的電氣連接。這種能力允許 IC 或者其他組件（MEMS、無源組件等）堆疊，從而構建起高集成度的芯片組或者係統級封裝 (SiP) 係統。
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針對 CMOS 圖像傳感器 (CIS) 和 MEMS 產品的一些 TSV 型解決方案已經投產，同時將這種技術用於那些要求高性能
、低功耗、異構功能集成、小體積和低成本的產品應用很有益處。
 

圖 3 WCSP 的未來發展趨勢是堆疊封裝配置結構
，其包括 WCSP與 TSV、無源組件
、MEMS 和 IC 的組合。

圖 3 描述了堆疊 WCSP 封裝概念。底部 TSV 晶圓可以是一個有源 WCSP 器件（一個中介層）或者是一個集成無源中介層
，而頂部則可以為一個 IC、MEMS 器件
、分立無源器件或者另一個此類器件。

由於這種堆疊 WCSP 封裝組裝的配置結構和方法有很多種，因此在選擇產品集成流程或路徑以前
，需要仔細考慮集成方案、可靠性問題
、商業模式（供應鏈）和成本。就 TSV 製造來說
，較普遍的流程是“中間過孔”工藝（BEOL 層中晶圓變薄以前形成的過孔）
，然後是“後過孔”工藝（完成包括變薄等 WCSP 晶圓處理以後形成的過孔）。
後過孔工藝成本較低，因為 TSV 和後端 RDL 同時生產。要求細間距和更小過孔直徑時，中間過孔工藝具有優勢
；這些要求的目的是獲得高性能
，以及實現芯片尺寸符合要求。隨後，堆疊組件的組裝涉及使用引線接合、SMT 或者倒裝片工藝的連接，之後是二次成型步驟（如果需要）。另外一種可能性是，最終封裝僅為一種獨立 TSV-WCSP，各種組件堆疊在其上麵
，同 POP（堆疊式封裝）類似，也可以簡單地將其嵌入到基板或 PCB 層壓板中。

堆疊 WCSP 製造流程的重點開發領域之一是 TSV 蝕刻及電鍍步驟（部分或者全部填充）
、組件堆疊互連及組裝方法（取決於散熱預算）、二次成型材料的選擇（可產生最小晶圓級和封裝級扭曲變形）
、兼容二氧化物沉澱和堆疊組件組裝工藝的載體晶圓粘合劑的選擇以及薄未模塑或模塑晶圓或者薄裸片的承載和出貨。
 

WCSP 的小體積和高可實現引腳數將帶來許多新的應用機遇。

所有這些都要求追加資金實現載體晶圓支持係統，用於接合/剝落器件晶圓或堆疊晶圓配件

、芯片到晶圓 (C2W) 抓放或倒裝片接合機、晶圓級模機、後端光刻以及氧化物沉積工具等。

正如任何新的封裝技術一樣，都會麵臨巨大的可靠性和可製造性挑戰。在 WCSP 封裝中使用倒裝片底層填充和模具複合材料後，封裝濕度敏感水平 (MSL) 級別不再是 MSL1。中間過程步驟期間和最終封裝級的扭曲控製，對避免出現 SMT 問題至關重要。

TSV 裸片本身的強度較低
，其會轉化成裸片開裂或者電介質開裂和脫層問題。其他一些潛在的可靠性問題還包括 TSV 氧化物襯墊開裂
、CTE 錯位帶來的空隙、微凸塊或互連可靠性以及 RDL 層脫層或線跡開裂等。

結論

對於那些尋求更低成本和更短產品上市時間的一些客戶來說，WCSP 具有明顯的優勢
，但卻並非沒有挑戰。隨著時間的推移，WCSP 將會不斷發展，對它的需求也會不斷增加。我們今天麵臨的挑戰正逐一得到克服，為新一代封裝鋪平了道路——包括集成技術和 3D 結構，它們將會為半導體產品增加更多的功能。

作者簡介
David Stepniak 畢業於凱斯西儲大學(Case Western Reserve U) 
，獲電子工程理學士學位
，後又畢業於巴特勒大學 (Butler U.)，獲 MBA。他現任  TI WCSP 和 3D 封裝經理，聯係方式：Dallas support bldg., TI Blvd., Dallas, TX 75243 MS 3221; 214-567-9252; 。
Craig Beddingfield 畢業於美國密西西比州立大學 (Mississippi State U.)

，獲電子工程理學士學位，現任 TI 無線終端業務封裝開發經理。
Chris Manack 畢業於俄克拉荷馬大學 (U. of Oklahoma)，獲電子工程理學士學位，現任 TI 高性能模擬封裝開發工程師。
Rajiv Dunne 先後畢業於印度伯拉理工學院(Birla Institute of Technology & Science (BITS), India)
，獲機械工程理學士學位

；美國波士頓大學 (Boston U.)



，獲航空航天工程碩士學位
；佐治亞理工學院 (Georgia Institute of Technology)
，獲機械工程博士學位。他現任 TI  封裝開發工程師。