中心議題：

• PCB設計的關鍵
• PCB的布線的限製

解決方案：

• 檢查信號完整性
• 確保電路性能滿足設計規範

隨著它們承載的器件的複雜性提高
，PCB設計也變得越來越複雜。相當長一段時間以來
，電路設計工程師一直相安無事地獨立進行自己的設計
，然後將完成的電路圖設計轉給PCB設計工程師，PCB設計工程師獨立完整自己的工作後，將Gerber文件再轉給PCB製造廠。電路設計工程師、PCB設計工程師和PCB製造廠的工作都是相互隔離的，少有溝通。

隨著采用大型BGA封裝的可編程器件的應用不斷普及，以及高密度互連(HDI)、時序關鍵的差分對信令的廣泛應用，現在再采用這樣一種相互隔離的PCB設計方式將帶來災難性後果,而並行開發流程允許多個開發過程同步進行，有助於確保設計成功，避免延誤
、額外開銷以及返工。本文總結了並行PCB設計各個階段的關鍵準則。

PCB設計的第一步是在概念階段。這時


，電路設計工程師應該與PCB設計工程師一起進行技術評估。這個評估應考慮這麼一些問題：
1.采用哪些器件？
2.器件選用哪種封裝


？管腳數多少
？管腳配置怎樣？
3.基於成本和性能的權衡，采用幾層PCB

？
4.時鍾頻率和信令速度等參數的目標值是什麼？

此外，設計工程師還應考慮總線架構、是采用並行還是串行連接等因素，以及阻抗匹配策略。阻抗不匹配時會出現反射、振鈴及其它不期望的幹擾。

協同工作

PCB設計的這些考慮提出了成功PCB設計中的一個關鍵問題是溝通，因為PCB設計不再是一個人的工作

，而是不同組的工程師之間的團隊合作。溝通這一主旨貫穿整個PCB設計流程的始終，電路設計團隊必須清楚地就其設計意圖與PCB設計團隊進行溝通，他們還必須在清楚了解其PCB設計工具能幹什麼
、不能做什麼的前提下參與到該過程中。

隨著PCB布線的複雜性日益增加
，信號速率日益提高，協同的PCB設計方式可比傳統的串行流程得到更好效果(圖1)。將對元件的研究和選擇與整個設計流程的其它部分隔離開，以及將原理圖輸入、仿(fang)真(zhen)與(yu)布(bu)局(ju)布(bu)線(xian)階(jie)段(duan)也(ye)獨(du)立(li)出(chu)來(lai)一(yi)直(zhi)是(shi)常(chang)用(yong)手(shou)法(fa)。因(yin)此(ci)，設(she)計(ji)工(gong)程(cheng)師(shi)最(zui)好(hao)選(xuan)擇(ze)便(bian)於(yu)分(fen)享(xiang)數(shu)據(ju)的(de)工(gong)具(ju)和(he)流(liu)程(cheng)，這(zhe)是(shi)在(zai)分(fen)布(bu)在(zai)不(bu)同(tong)地(di)方(fang)的(de)設(she)計(ji)團(tuan)隊(dui)能(neng)利(li)用(yong)並(bing)行(xing)工(gong)作(zuo)的(de)好(hao)處(chu)並(bing)縮(suo)短(duan)整(zheng)個(ge)設(she)計(ji)周(zhou)期(qi)的(de)唯(wei)一(yi)途(tu)徑(jing)。


圖：(a)傳統PCB串行開發流程的設計周期長
，信息共享有限，而成本持續上升；(b)並行開發流程允許多個開發程同步進行，有助於確保設計成功，避免延誤、額外開銷以及返工。

設計創建

zaishejichuangjianjieduan
，gongchengshijiangzuizhongquedinghaoqijianbingweiqishengchenggezhongku，zheyangfanguolaiyoujiakuaileyuanlitushuru。zaigaijieduan，shejigongchengshipingguhexuanzegouzaomokuai，bingkeyidengluzhizaoshangdewangzhansousuoshujubiaoheguifan。wanchengzhexianggongzuodeyigegenghaofangfa，shizhijiezaiyuanlitushuruguochengzhongxuanzeqijian。tongguoyizhezhongfangshilaishixianyuanlitushuru，zhegeliuchengkebeiyongzuoweiyizhongshiyanfangfa。

在原理圖輸入過程中，設計工程師能迅速添加、刪減或變更器件(甚至整個設計結構)的(de)能(neng)力(li)很(hen)重(zhong)要(yao)。例(li)如(ru)
，為(wei)手(shou)機(ji)開(kai)發(fa)高(gao)頻(pin)濾(lv)波(bo)器(qi)的(de)設(she)計(ji)工(gong)程(cheng)師(shi)應(ying)在(zai)原(yuan)理(li)圖(tu)輸(shu)入(ru)時(shi)
，通(tong)過(guo)對(dui)不(bu)同(tong)容(rong)抗(kang)和(he)感(gan)抗(kang)值(zhi)進(jin)行(xing)試(shi)驗(yan)來(lai)設(she)定(ding)通(tong)帶(dai)及(ji)其(qi)它(ta)濾(lv)波(bo)器(qi)參(can)數(shu)。

在創建原理圖時
，PCB設計工具也在後台為該電路生成一個網絡表。網絡表描述了電路的器件如何連接以及後續放置和布線工具如何將其用於PCB布局布線的信息。
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此時，設計工程師將為諸如FPGA或其它可編程器件等所謂的“大元件”創立符號和物理管腳布局布線圖。也是在這個時候
，設計約束被捕獲，這是一個需要審慎思考的關鍵步驟
，特別是對後續流程而言。

對於目前的PCB設計來說，最好一切都按規矩辦。過去是受到製造問題的製約

，而現在當工程師努力減小PCB的(de)體(ti)積(ji)且(qie)仍(reng)使(shi)其(qi)具(ju)有(you)可(ke)製(zhi)造(zao)性(xing)時(shi)，一(yi)切(qie)都(dou)要(yao)受(shou)到(dao)複(fu)雜(za)約(yue)束(shu)的(de)限(xian)製(zhi)。雖(sui)然(ran)設(she)計(ji)需(xu)求(qiu)也(ye)許(xu)會(hui)導(dao)致(zhi)大(da)量(liang)約(yue)束(shu)，但(dan)不(bu)讓(rang)設(she)計(ji)被(bei)過(guo)分(fen)約(yue)束(shu)也(ye)很(hen)重(zhong)要(yao)。與(yu)簡(jian)單(dan)地(di)用(yong)約(yue)束(shu)設(she)計(ji)相(xiang)比(bi)，更(geng)多(duo)地(di)借(jie)鑒(jian)仿(fang)真(zhen)和(he)分(fen)析(xi)是(shi)更(geng)明(ming)智(zhi)的(de)方(fang)法(fa)。

在設計創建過程中
，工程師需留意也許會在後續流程中出現的信號完整性問題。最好在設計輸入階段及PCB布局布線階段就將信號完整性問題考慮進去，當然設計流程必須支持這種方式，因為無法在設計輸入階段解阻抗失配問題。

仿真是關鍵

電dian路lu一yi旦dan設she計ji完wan成cheng並bing繪hui製zhi好hao原yuan理li圖tu後hou
，接jie著zhe就jiu該gai進jin行xing功gong能neng驗yan證zheng
，它ta通tong常chang采cai用yong仿fang真zhen工gong具ju完wan成cheng。仿fang真zhen的de目mu的de不bu是shi取qu代dai物wu理li原yuan型xing生sheng成cheng，而er為wei了le避bi免mian反fan複fu生sheng成cheng原yuan型xing，因yin為wei仿fang真zhen使shi設she計ji工gong程cheng師shi能neng發fa現xian一yi般ban要yao等deng到dao原yuan型xing生sheng成cheng才cai能neng發fa現xian的de設she計ji缺que陷xian。

在(zai)仿(fang)真(zhen)過(guo)程(cheng)中(zhong)
，可(ke)以(yi)嚐(chang)試(shi)各(ge)種(zhong)設(she)計(ji)拓(tuo)撲(pu)
，並(bing)用(yong)不(bu)同(tong)廠(chang)商(shang)的(de)器(qi)件(jian)進(jin)行(xing)替(ti)代(dai)，來(lai)檢(jian)驗(yan)它(ta)們(men)對(dui)電(dian)路(lu)性(xing)能(neng)的(de)影(ying)響(xiang)。但(dan)在(zai)仿(fang)真(zhen)時(shi)，伴(ban)隨(sui)模(mo)型(xing)的(de)可(ke)用(yong)性(xing)及(ji)有(you)效(xiao)性(xing)的(de)問(wen)題(ti)層(ceng)出(chu)不(bu)窮(qiong)。目(mu)前(qian)所(suo)有(you)常(chang)用(yong)的(de)PCB設計工具包都帶有昂貴的模型庫，但可能不止一次會出現某個特定器件不在庫內的情況。但器件供應商一般會通過在其網站上推出Spice模型來解決此問題

，因此通過器件供應商網站查找它們是個好主意。

迂回布線的限製

但基於Spice的仿真也存在局限性，它能生成理想化從而不一定代表真實條件的仿真信號。真實信號可能有改變真實性的噪聲和相移。

美國國家儀器公司(NI)的PCB設計流程包括虛擬儀器，可將該儀器與NI的許多PXI儀器一起使用，以生成保留隨帶的非線性成分的真實信號。這些信號能以固有的文件格式來捕獲，以用在驗證電路行為的Spice仿真上。另外
，虛擬原型可提供對器件選擇的反饋。

係統級的仿真也很關鍵，它不僅僅是對一個通過PCB的信號實施建模，還必須檢查信號在器件內甚或通過多個板卡時都有什麼變化。數Gb的信令速率是使情況更複雜的另一個因素。串行總線架構比並行總線架構更受青睞，這就要求PCB設計工程師對損耗
、耦合傳輸線及詳盡的過孔模型實施仿真。

物理實現

dangtongguofangzhentichuxingnengwentihou，xiayibushiduidianlujinxingbujubuxianyishengchengwuliyuanxing。bujubuxianyaoquebaodianluxingnengmanzushejiguifanyaoqiu，bingbaozhengbankawaixingpipeishejixingtaicanshu。zheshiyujixiegongchengshiyiqihezuojiangfeichangbiyao。

在布局布線階段，由原理圖定義的器件間的互連可由任一家EDA供(gong)應(ying)商(shang)提(ti)供(gong)的(de)布(bu)局(ju)布(bu)線(xian)和(he)布(bu)線(xian)工(gong)具(ju)實(shi)現(xian)。所(suo)有(you)這(zhe)些(xie)工(gong)具(ju)都(dou)將(jiang)提(ti)供(gong)一(yi)定(ding)程(cheng)度(du)的(de)自(zi)動(dong)布(bu)局(ju)布(bu)線(xian)功(gong)能(neng)，但(dan)它(ta)是(shi)一(yi)把(ba)雙(shuang)刃(ren)劍(jian)。設(she)計(ji)工(gong)程(cheng)師(shi)需(xu)要(yao)判(pan)斷(duan)何(he)時(shi)進(jin)行(xing)手(shou)工(gong)布(bu)線(xian)，何(he)時(shi)采(cai)用(yong)自(zi)動(dong)布(bu)線(xian)。如(ru)果(guo)要(yao)放(fang)置(zhi)一(yi)個(ge)關(guan)鍵(jian)元(yuan)件(jian)
，或(huo)者(zhe)必(bi)須(xu)將(jiang)一(yi)個(ge)連(lian)接(jie)器(qi)放(fang)在(zai)PCB邊緣上，就不要采用自動布局布線功能。

欣(xin)慰(wei)的(de)是(shi)，在(zai)進(jin)行(xing)布(bu)局(ju)布(bu)線(xian)時(shi)，可(ke)以(yi)對(dui)信(xin)號(hao)完(wan)整(zheng)性(xing)問(wen)題(ti)做(zuo)些(xie)前(qian)瞻(zhan)性(xing)考(kao)慮(lv)。這(zhe)是(shi)個(ge)必(bi)須(xu)認(ren)真(zhen)對(dui)待(dai)的(de)階(jie)段(duan)。一(yi)般(ban)的(de)經(jing)驗(yan)是(shi)
，如(ru)果(guo)信(xin)號(hao)到(dao)達(da)目(mu)的(de)地(di)所(suo)用(yong)的(de)時(shi)間(jian)超(chao)過(guo)轉(zhuan)換(huan)時(shi)間(jian)的(de)1/3，則在該路徑上可能存在信號完整性問題。

設計約束

PCB布局布線存在許多挑戰，其中最主要挑戰是確保滿足約束條件。這些約束被用來解決信號完整性問題、可製造性問題、電磁幹擾、熱效應或上述這些問題的組合。

除設計約束外
，許多與目前特定器件技術相關的因素使PCB布局布線更加複雜，例如板載芯片(COB)等先進半導體封裝技術可令布線變得極其棘手。目前的高密度封裝可以容下2,000多個管腳，管腳間距不到0.65mm。這種封裝將給管理I/O和信號速度帶來很大困難，對這種封裝進行迂回布線(EscapeRouting)也是一個高技巧工作。

對可編程邏輯器件進行PCB布局布線是另一個挑戰。一些高端PCB設計工具包(比如Altium和MentorGraphics公司提供的PCB設計工具包)能與FPGA供應商的設計工具緊密鏈接，並可用來完成FPGA和PCB本身的集成設計。

以前，大型FPGA的管腳配置一般由FPGA設計工程師完成
，但在進行配設時並沒對PCB布局布線有太多考慮。人們現在意識到
，帶可編程I/O的FPGA是走線進或出的源頭，改變FPGA以迎合PCB布局布線比改變PCB來匹配FPGA的I/O設置要容易地多。

最後檢查

在將PCBbantunaquzhizaoqiandezuihoubuzhoushizuizhongjianzha。bixujianzhaxinhaowanzhengxingheshixuyiquebaoxinhaonengjishidaodamudedibingjuyouchongfendepinzhibaozheng。shejiyueshuchongtujiangzaicishibiaoluchulai
，duiciyaojinxingquanheng。

在(zai)該(gai)階(jie)段(duan)，最(zui)大(da)挑(tiao)戰(zhan)之(zhi)一(yi)是(shi)盡(jin)量(liang)將(jiang)這(zhe)些(xie)設(she)計(ji)流(liu)程(cheng)的(de)最(zui)後(hou)驗(yan)證(zheng)步(bu)驟(zhou)提(ti)前(qian)

，具(ju)有(you)更(geng)好(hao)的(de)約(yue)束(shu)是(shi)實(shi)現(xian)這(zhe)種(zhong)要(yao)求(qiu)的(de)一(yi)個(ge)關(guan)鍵(jian)。若(ruo)在(zai)創(chuang)建(jian)設(she)計(ji)過(guo)程(cheng)中(zhong)，在(zai)確(que)定(ding)約(yue)束(shu)的(de)同(tong)時(shi)還(hai)可(ke)進(jin)行(xing)分(fen)析(xi)
，則(ze)改(gai)善(shan)約(yue)束(shu)條(tiao)件(jian)的(de)質(zhi)量(liang)。

PCB設計最後必須生成製造數據，包括全部與生產、組(zu)裝(zhuang)及(ji)測(ce)試(shi)相(xiang)關(guan)的(de)文(wen)檔(dang)。在(zai)整(zheng)個(ge)設(she)計(ji)過(guo)程(cheng)中(zhong)，設(she)計(ji)團(tuan)隊(dui)成(cheng)員(yuan)與(yu)製(zhi)造(zao)廠(chang)家(jia)之(zhi)間(jian)必(bi)須(xu)都(dou)有(you)充(chong)分(fen)溝(gou)通(tong)，以(yi)了(le)解(jie)製(zhi)造(zao)商(shang)的(de)技(ji)術(shu)能(neng)力(li)和(he)限(xian)製(zhi)。另(ling)外(wai)，必(bi)須(xu)對(dui)製(zhi)造(zao)數(shu)據(ju)進(jin)行(xing)驗(yan)證(zheng)以(yi)使(shi)設(she)計(ji)工(gong)程(cheng)師(shi)有(you)最(zui)後(hou)機(ji)會(hui)發(fa)現(xian)錯(cuo)誤(wu)。