在設計開始之前，必須先行思考並確定設計策略，這樣才能指導諸如元器件的選擇、工藝選擇和電路板生產成本控製等工作。就SI而言

，要預先進行調研以形成規劃或者設計準則，從而確保設計結果不出現明顯的SI問題
、串擾或者時序問題。

 

 

某些項目組對PCB層數的確定有很大的自主權，而另外一些項目組卻沒有這種自主權，因此，了解你所處的位置很重要。

 

其它的重要問題包括：預yu期qi的de製zhi造zao公gong差cha是shi多duo少shao

？在zai電dian路lu板ban上shang預yu期qi的de絕jue緣yuan常chang數shu是shi多duo少shao？線xian寬kuan和he間jian距ju的de允yun許xu誤wu差cha是shi多duo少shao？接jie地di層ceng和he信xin號hao層ceng的de厚hou度du和he間jian距ju的de允yun許xu誤wu差cha是shi多duo少shao？所suo有you這zhe些xie信xin息xi可ke以yi在zai預yu布bu線xian階jie段duan使shi用yong。

 

根據上述數據，你就可以選擇層疊了。注意，幾乎每一個插入其它電路板或者背板的PCB都dou有you厚hou度du要yao求qiu，而er且qie多duo數shu電dian路lu板ban製zhi造zao商shang對dui其qi可ke製zhi造zao的de不bu同tong類lei型xing的de層ceng有you固gu定ding的de厚hou度du要yao求qiu，這zhe將jiang會hui極ji大da地di約yue束shu最zui終zhong層ceng疊die的de數shu目mu。你ni可ke能neng很hen想xiang與yu製zhi造zao商shang緊jin密mi合he作zuo來lai定ding義yi層ceng疊die的de數shu目mu。應ying該gai采cai用yong阻zu抗kang控kong製zhi工具為不同層生成目標阻抗範圍，務必要考慮到製造商提供的製造允許誤差和鄰近布線的影響。

 

在信號完整的理想情況下
，所有高速節點應該布線在阻抗控製內層（例如帶狀線）。要使SI最佳並保持電路板去耦，就應該盡可能將接地層/電源層成對布放。如果隻能有一對接地層/電源層

，你就隻有將就了。如果根本就沒有電源層，根據定義你可能會遇到SI問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者仿真電路板的性能。

 

 

來自鄰近信號線的耦合將導致串擾並改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預期間距（或者平行布線長度）。比如，欲將時鍾到數據信號節點的串擾限製在100mV以yi內nei，卻que要yao信xin號hao走zou線xian保bao持chi平ping行xing
，你ni就jiu可ke以yi通tong過guo計ji算suan或huo仿fang真zhen
，找zhao到dao在zai任ren何he給gei定ding布bu線xian層ceng上shang信xin號hao之zhi間jian的de最zui小xiao允yun許xu間jian距ju。同tong時shi
，如ru果guo設she計ji中zhong包bao含han阻zu抗kang重zhong要yao的de節jie點dian（或者是時鍾或者專用高速內存架構），你就必須將布線放置在一層（或若幹層）上以得到想要的阻抗。

 

 

延遲和時滯是時鍾布線必須考慮的關鍵因素。因為時序要求嚴格

，這種節點通常必須采用端接器件才能達到最佳SI質量。要預先確定這些節點
，同時將調節元器件放置和布線所需要的時間加以計劃，以便調整信號完整性設計的指針。

 

 

不bu同tong的de驅qu動dong技ji術shu適shi於yu不bu同tong的de任ren務wu。信xin號hao是shi點dian對dui點dian的de還hai是shi一yi點dian對dui多duo抽chou頭tou的de？信xin號hao是shi從cong電dian路lu板ban輸shu出chu還hai是shi留liu在zai相xiang同tong的de電dian路lu板ban上shang

？允yun許xu的de時shi滯zhi和he噪zao聲sheng裕yu量liang是shi多duo少shao
？作zuo為wei信xin號hao完wan整zheng性xing設she計ji的de通tong用yong準zhun則ze，轉zhuan換huan速su度du越yue慢man，信xin號hao完wan整zheng性xing越yue好hao。50MHZ時鍾采用500PS上升時間是沒有理由的。一個2-3NS的擺率控製器件速度要足夠快，才能保證SI的品質
，並有助於解決象輸出同步交換（SSO）和電磁兼容（EMC）等問題。

 

在新型FPGA可編程技術或者用戶定義ASIC中，可以找到驅動技術的優越性。采用這些定製（或者半定製）器件，你就有很大的餘地選定驅動幅度和速度。設計初期，要滿足FPGA（或ASIC）設計時間的要求並確定恰當的輸出選擇，如果可能的話，還要包括引腳選擇。

 

在這個設計階段
，要從IC供貨商那裏獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個SI仿真程序和相應的仿真模型（可能是IBIS模型）。

 

最後，在預布線和布線階段你應該建立一係列設計指南，它們包括：目標層阻抗、布線間距、傾向采用的器件工藝
、重要節點拓撲和端接規劃。

 

 

預布線SI規劃的基本過程是首先定義輸入參數範圍（驅動幅度、阻抗、跟蹤速度）和可能的拓撲範圍（最小/最大長度、短線長度等）
，然後運行每一個可能的仿真組合，分析時序和SI仿真結果
，最後找到可以接受的數值範圍。

 

接著，將工作範圍解釋為PCB布線的布線約束條件。可以采用不同軟件工具執行這種類型的“清掃”準備工作，布線程序能夠自動處理這類布線約束條件。對多數用戶而言，時序信息實際上比SI結果更為重要
，互連仿真的結果可以改變布線，從而調整信號通路的時序。

 

zaiqitayingyongzhong，zhegeguochengkeyiyonglaiquedingyuxitongshixuzhizhenbujianrongdeyinjiaohuozheqijiandebuju。cishi，youkenengwanquanquedingxuyaoshougongbuxiandejiedianhuozhebuxuyaoduanjiedejiedian。duiyukebianchengqijianheASIC來說，此時還可以調整輸出驅動的選擇，以便改進SI設計或避免采用離散端接器件。

 

一般來說
，SI設計指導規則很難保證實際布線完成之後不出現SI或huo時shi序xu問wen題ti。即ji使shi設she計ji是shi在zai指zhi南nan的de引yin導dao下xia進jin行xing
，除chu非fei你ni能neng夠gou持chi續xu自zi動dong檢jian查zha設she計ji
，否fou則ze，根gen本ben無wu法fa保bao證zheng設she計ji完wan全quan遵zun守shou準zhun則ze
，因yin而er難nan免mian出chu現xian問wen題ti。布bu線xian後houSI仿真檢查將允許有計劃地打破（或者改變）設計規則
，但是這隻是出於成本考慮或者嚴格的布線要求下所做的必要工作。

 

 

采取上述措施可以確保電路板的SI設計品質
，在電路板裝配完成之後，仍然有必要將電路板放在測試平台上，利用示波器或者TDR（時域反射計）celiang
，jiangzhenshidianlubanhefangzhenyuqijieguojinxingbijiao。zhexieceliangshujukeyibangzhunigaijinmoxinghezhizaocanshu
，yibiannizaixiayiciyushejitiaoyangongzuozhongzuochugengjiade（更少的約束條件）決策。

 

 

關guan於yu模mo型xing選xuan擇ze的de文wen章zhang很hen多duo，進jin行xing靜jing態tai時shi序xu驗yan證zheng的de工gong程cheng師shi們men可ke能neng已yi經jing注zhu意yi到dao，盡jin管guan從cong器qi件jian數shu據ju表biao可ke以yi獲huo得de所suo有you的de數shu據ju，要yao建jian立li一yi個ge模mo型xing仍reng然ran很hen困kun難nan。SI仿真模型正好相反
，模型的建立容易，但是模型數據卻很難獲得。本質上，SI模型數據唯一的可靠來源是IC供貨商，他們必須與設計工程師保持默契的配合。IBIS模型標準提供了一致的數據載體，但是IBIS模型的建立及其品質的保證卻成本高昂，IC供貨商對此投資仍然需要市場需求的推動作用
，而電路板製造商可能是唯一的需方市場。