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經典技術：小間距QFN封裝PCB設計串擾抑製分析

發布時間：2015-08-17 責任編輯：sherry

【導讀】對於8Gbps及以上的高速應用更應該注意避免此類問題，為高速數字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入串擾的抑製方法進行了仿真分析，為此類設計提供參考。

隨著電路設計高速高密的發展趨勢，QFN封裝已經有0.5mm pitch甚至更小pitch的應用。由小間距QFN封裝的器件引入的PCB走線扇出區域的串擾問題也隨著傳輸速率的升高而越來越突出。對於8Gbps及以上的高速應用更應該注意避免此類問題，為高速數字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入串擾的抑製方法進行了仿真分析，為此類設計提供參考。

一、問題分析

在PCB設計中，QFN封裝的器件通常使用微帶線從TOP或者BOTTOM層扇出。對於小間距的QFN封裝，需要在扇出區域注意微帶線之間的距離以及並行走線的長度。圖一是一個0.5 pitch QFN封裝的尺寸標注圖。

圖二是一個使用0.5mm pitch QFN封裝的典型的1.6mm板厚的6層板PCB設計：

差分線走線線寬/線距為：8/10，走線距離參考層7mil，板材為FR4.

從上述設計我們可以看出，在扇出區域差分對間間距和差分對內的線間距相當，會使差分對間的串擾增大。

圖四是上述設計的差分模式的近端串擾和遠端串擾的仿真結果，圖中D1~D6是差分端口。

從仿真結果可以看出，即使在並行走線較短的情況下，差分端口D1對D2的近端串擾在5GHz超過了-40dB，在10GHz達到了-32dB，遠端串擾在15GHz達到了-40dB.對於10Gbps及以上的應用而言，需要對此處的串擾進行優化，將串擾控製到-40dB以下。

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二、優化方案分析

對於PCB設計來說，比較直接的優化方法是采用緊耦合的差分走線，增加差分對間的走線間距，並減小差分對之間的並行走線距離。

圖五是針對上述設計使用緊耦合差分線進行串擾優化的一個實例：

圖六是上述設計的差分模式的近端串擾和遠端串擾的仿真結果：

從優化後的仿真結果可以看出，使用緊耦合並增加差分對之間的間距可以使差分對間的近端串擾在0~20G的頻率範圍內減小4.8~6.95dB.遠端串擾在5G~20G的頻率範圍內減小約1.7~5.9dB.

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chulezaibuxianshilakaichafenduizhijiandejianjubingjianxiaobingxingjulizhiwai，womenhaikeyitiaozhengchafenxianzouxiancenghecankaopingmiandejulilaiyizhichuanrao。julicankaocengyuejin，yueyouliyuyizhichuanrao。zaicaiyongjinouhezouxianfangshidejichushang，womenjiangTOP層與其參考層之間的距離由7mil調整到4mil.

根據上述優化進行仿真，仿真結果如下圖：

zhidezhuyideshi，dangwomentiaozhenglezouxianyucankaopingmiandejulizhihou，chafenxiandezukangyesuizhifashengbianhua，xuyaotiaozhengchafenzouxianmanzumubiaozukangdeyaoqiu。xinpiandeSMT焊盤距離參考平麵距離變小之後阻抗也會變低，需要在SMT焊盤的參考平麵上進行挖空處理來優化SMT焊盤的阻抗。具體挖空的尺寸需要根據疊層情況進行仿真來確定。

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從仿真結果可以看出，調整走線與參考平麵的距離後，使用緊耦合並增加差分對之間的間距可以使差分對間的近端串擾在0~20G的頻率範圍內減小8.8~12.3dB.遠端串擾在0~20G範圍內減小了2.8~9.3dB.

三、結論

通過仿真優化我們可以將由小間距QFN封裝在PCB上引起的近端差分串擾減小8~12dB，遠端串擾減小3~9dB，為高速數據傳輸通道提供更多裕量。本文涉及的串擾抑製方法可以在製定PCB布線規則和疊層時綜合考慮，在PCB設計初期避免由小間距QFN封裝帶來的串擾風險。

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