新型材料的出現和加工工藝水平的不斷提高，以及高靈敏度CCDqijianhedianzixuejishudefeisufazhan，shidegaofenbianlvguangxueyaoganqichengweishijiegeguozaikongjianyaoganlingyuyanjiuderedian。qizhong，gaofenbianlvxiangjixitongzuoweizhenchashouduanzhiyierbeishouguanzhu。

由於沒有地球大氣層的保護，係統在空間的工作環境比地麵環境惡劣、複雜得多。來自銀河係，包括太陽的高能帶電粒子的轟擊

、氣候的變化無常、力學環境的衝擊
，使可靠性成為控製係統設計中的關鍵問題，而其中的電磁兼容性(EMC)設計又是可靠性設計的重要一環。

在新產品研發階段就進行EMC設計，比等到產品EMC測試不合時再才進行改進
，費用可以大大節省，效率可以大大提高;反之，效率就會降低，費用就會增加。因此在控製係統板級設計時
，就要求我們盡量多地考慮EMC問題，力求將EMI降到最低。

1 形成幹擾的基本要素

各種形式的電磁幹擾(EMI)是(shi)影(ying)響(xiang)電(dian)子(zi)設(she)備(bei)電(dian)磁(ci)兼(jian)容(rong)性(xing)的(de)主(zhu)要(yao)因(yin)素(su)
，在(zai)電(dian)子(zi)係(xi)統(tong)設(she)計(ji)中(zhong)，為(wei)避(bi)免(mian)幹(gan)擾(rao)，應(ying)當(dang)首(shou)先(xian)了(le)解(jie)形(xing)成(cheng)幹(gan)擾(rao)的(de)基(ji)本(ben)要(yao)素(su)。形(xing)成(cheng)幹(gan)擾(rao)的(de)基(ji)本(ben)要(yao)素(su)有(you)三(san)個(ge)。

1.1 幹擾源

幹擾源，指產生幹擾的元件、設備或信號。幹擾源一般分為內部和外部兩種。內部幹擾是電子設備內部各元部件之間的相互幹擾。例如：(1)工作電源通過線路的分布電容和絕緣電阻產生漏電而造成的幹擾;(2)信號通過地線

、電源和傳輸導線的阻抗互相耦合，或導線之間的互感造成的幹擾;(3)設備或係統內部某些元件發熱
，影響元件本身或其他元件的穩定性造成的幹擾;(4)大功率和高電壓部件產生的磁場、電場通過耦合影響其它部件造成的幹擾。

外部幹擾是電子設備或係統以外的因素對線路
、設備或係統的幹擾。例如：(1)外部的高電壓、電源通過絕緣漏電而幹擾電子線路
、設備或係統;(2)外部大功率的設備在空間產生很強的磁場，通過互感耦合幹擾電子線路
、設備或係統;(3)空間電磁對電子線路或係統產生的幹擾;(4)工作環境溫度不穩定，引起電子線路、設備或係統內部元器件參數改變造成的幹擾。
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1.2 供能量傳輸的路徑

傳播路徑，指幹擾從幹擾源傳播到敏感器件的通路或媒介。典型的幹擾傳播路徑有以下三種。

(1)當幹擾源的頻率較高
，幹擾信號的波長又比被幹擾對象的結構尺寸小
，或者幹擾源與被幹擾者之間的距離r≥λ/2π時，則幹擾信號可以認為是輻射場，它以平麵電磁波形式向外輻射電磁場能量進入被幹擾對象的通路。
(2)幹擾信號以漏電和耦合形式，通過絕緣支撐物(包括空氣)為媒介，經公共阻抗的耦合進入被航空航天幹擾的線路、設備或係統。
(3)幹擾信號還可以通過直接傳導方式進入線路
、設備或係統。

1.3 接收器

接收器一般是敏感器件，指容易被幹擾的器件。並且當電磁幹擾強度超過允許的界限時，這個器件會發生紊亂。如：A/D、D/A轉換器、單片機，數字集成電路，弱信號放大器等。

2 抗幹擾設計

2.1 抑製幹擾源

抑製幹擾源就是盡可能地減小幹擾源的du/dt，di/dt。這是抗幹擾設計中最優先考慮和最重要的原則，常常會起到事半功倍的效果。減小幹擾源的du/dt主要是通過在幹擾源兩端並聯電容來實現。減小幹擾源的di/dt則通過在幹擾源回路串聯電感或電阻以及增加續流二極管來實現。抑製幹擾源的常用措施如下。

(1)繼電器線圈增加續流二極管
，消除斷開線
圈時產生的反電動勢幹擾。僅添加續流二極管會使繼電器的斷開時間滯後，增加穩壓二極管後繼電器在單位時間內可動作更多的次數。
(2)在繼電器接點兩端並接火花抑製電路(一
般是RC串聯電路，電阻一般選幾千到幾萬歐姆
，電容選0.01μF)，減小電火花影響。
(3)給電機加濾波電路
，注意使電容、電感引線盡量短。
(4)電路板上每個IC要並接一個0.01μF～0.1μF高頻電容，以減小IC對電源的影響。注意高頻電容的布線

，連線應靠近電源端並盡量粗短，否則，等於增大了電容的等效串聯電阻，會影響濾波效果。
(5)布線時避免90°折線，減少高頻噪聲發射。
(6)可控矽兩端並接RC抑製電路
，減小可控矽產生的噪聲。

2.2 切斷幹擾路徑

高(gao)頻(pin)幹(gan)擾(rao)噪(zao)聲(sheng)和(he)有(you)用(yong)信(xin)號(hao)的(de)頻(pin)帶(dai)不(bu)同(tong)，可(ke)以(yi)通(tong)過(guo)在(zai)導(dao)線(xian)上(shang)增(zeng)加(jia)濾(lv)波(bo)器(qi)的(de)方(fang)法(fa)切(qie)斷(duan)高(gao)頻(pin)幹(gan)擾(rao)噪(zao)聲(sheng)的(de)傳(chuan)播(bo)
，有(you)時(shi)也(ye)可(ke)加(jia)隔(ge)離(li)光(guang)耦(ou)來(lai)解(jie)決(jue)。電(dian)源(yuan)噪(zao)聲(sheng)的(de)危(wei)害(hai)最(zui)大(da)，要(yao)特(te)別(bie)注(zhu)意(yi)處(chu)理(li)。輻(fu)射(she)幹(gan)擾(rao)一(yi)般(ban)的(de)解(jie)決(jue)方(fang)法(fa)是(shi)增(zeng)加(jia)幹(gan)擾(rao)源(yuan)與(yu)敏(min)感(gan)器(qi)件(jian)的(de)距(ju)離(li)，用(yong)地(di)線(xian)把(ba)它(ta)們(men)隔(ge)離(li)和(he)在(zai)敏(min)感(gan)器(qi)件(jian)上(shang)加(jia)屏(ping)蔽(bi)罩(zhao)。切(qie)斷(duan)幹(gan)擾(rao)傳(chuan)播(bo)路(lu)徑(jing)的(de)常(chang)用(yong)措(cuo)施(shi)如(ru)下(xia)。

(1)充chong分fen考kao慮lv電dian源yuan對dui單dan片pian機ji的de影ying響xiang。電dian源yuan做zuo得de好hao
，整zheng個ge電dian路lu的de抗kang幹gan擾rao就jiu解jie決jue了le一yi大da半ban。許xu多duo單dan片pian機ji對dui電dian源yuan噪zao聲sheng很hen敏min感gan，要yao給gei單dan片pian機ji電dian源yuan加jia濾lv波bo電dian路lu或huo穩wen壓ya器qi，以yi減jian小xiao電dian源yuan噪zao聲sheng對dui單dan片pian機ji的de幹gan擾rao。比bi如ru，可ke以yi利li用yong磁ci珠zhu和he電dian容rong組zu成chengπ形濾波電路
，當然條件要求不高時也可用100Ω電阻代替磁珠。
(2)如果單片機的I/O口用來控製電機等噪聲器件，在I/O口與噪聲源之間應加隔離(增加π形濾波電路)。
(3)注意晶振布線。晶振與單片機引腳盡量靠近，用地線把時鍾區隔離起來
，晶振外殼接地並固定。此措施可解決許多疑難問題。
(4)電路板合理分區

，如強、弱信號
，數字
、模擬信號分開。盡可能把幹擾源(如電機
，繼電器)與敏感元件(如單片機)遠離。
(5)用地線把數字區與模擬區隔離
，數字地與模擬地要分離，最後在一點接於電源地。
(6)單片機和大功率器件的地線要單獨接地
，以減小相互幹擾。大功率器件盡可能放在電路板邊緣。
(7)在單片機I/O口、電源線、電路板連接線等關鍵地方使用抗幹擾元件如磁珠、磁環

、電源濾波器
，屏蔽罩，可顯著提高電路的抗幹擾性能。
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2.3 提高敏感器件的抗幹擾性能

提ti高gao敏min感gan器qi件jian的de抗kang幹gan擾rao性xing能neng是shi指zhi敏min感gan器qi件jian盡jin量liang減jian少shao對dui幹gan擾rao噪zao聲sheng的de拾shi取qu
，以yi及ji從cong不bu正zheng常chang狀zhuang態tai盡jin快kuai恢hui複fu正zheng常chang的de方fang法fa。提ti高gao敏min感gan器qi件jian抗kang幹gan擾rao性xing能neng的de常chang用yong措cuo施shi如ru下xia。

(1)布線時盡量減少回路環的麵積，以降低感應噪聲。
(2)布線時，電源線和地線要盡量粗。除減小壓降外
，更重要的是降低耦合噪聲。
(3)對於單片機閑置的I/O口
，不要懸空，要接地或接電源。其它IC的閑置端在不改變係統邏輯的情況下接地或接電源。
(4)對單片機使用電源監控及看門狗電路，可大幅度提高整個電路的抗幹擾性能。
(5)在速度能滿足要求的前提下
，盡量降低單片機的晶振和選用低速數字電路。

3 實際應用中的設計要點

3.1 精心做好板層的定義

對於多層PCB板的分層，從EMC角度出發並綜合其它因素，給出優選的層設置如表1所示。地平麵EMCdezhuyaomudeshitigongyigedizukangdedi，bingqiegeidianyuantigongzuixiaodezaoshenghuiliu。zaishijibuxianzhong，weiyuliangdicengzhijiandexinhaocengheyudicengxianglindexinhaocengshiPCB布線時的優先布線層。高速線、時鍾線和總線等重要信號線應在這些優先信號層上布線和換層。

具體到六層板布局，優先考慮方案1，首先其電源平麵和地平麵相鄰;其次地平麵均與信號層相鄰;布線時優選層S2，將那些高di/dt的信號(如時鍾線)盡量放在這一層，其次選S3、S1層。主電源和其對應的地在第4層和第5層
，層厚設置時，增大S2～P1之間的間距，減小P1～G2之間的間距。具體數值要通過阻抗匹配公式計算得出。當成本要求較高時，可采用方案2
，優選布線層S1
、S2。方案3則保證了電源、地平麵相鄰
，減少了電源阻抗;但隻有S2才有好的參考平麵。方案4適用於對於少量信號要求高的場合，它能提供最好的布線層S2。

3.2 尋找最佳布局

PCB設(she)計(ji)者(zhe)的(de)主(zhu)要(yao)設(she)計(ji)和(he)布(bu)局(ju)的(de)內(nei)容(rong)之(zhi)一(yi)是(shi)保(bao)證(zheng)不(bu)發(fa)生(sheng)隔(ge)離(li)層(ceng)重(zhong)疊(die)的(de)情(qing)況(kuang)。如(ru)果(guo)出(chu)現(xian)重(zhong)疊(die)的(de)隔(ge)離(li)層(ceng)，就(jiu)會(hui)在(zai)重(zhong)疊(die)的(de)隔(ge)離(li)層(ceng)部(bu)分(fen)產(chan)生(sheng)有(you)限(xian)大(da)小(xiao)的(de)電(dian)容(rong)。

首先要考慮PCB尺寸大小。PCB尺寸過大時，印製線條長，阻抗增加，抗噪聲能力下降
，成本也增加;過小
，則散熱不好

，且鄰近線條易受幹擾。在確定PCB尺chi寸cun後hou，再zai確que定ding特te殊shu元yuan件jian的de位wei置zhi。最zui後hou根gen據ju電dian路lu的de功gong能neng單dan元yuan
，對dui電dian路lu的de全quan部bu元yuan器qi件jian進jin行xing布bu局ju。盡jin可ke能neng地di縮suo短duan高gao頻pin元yuan器qi件jian之zhi間jian的de連lian線xian
，設she法fa減jian少shao它ta們men的de分fen布bu參can數shu和he相xiang互hu間jian的de電dian磁ci幹gan擾rao。易yi受shou幹gan擾rao的de元yuan器qi件jian不bu能neng相xiang互hu挨ai得de太tai近jin，輸shu入ru和he輸shu出chu元yuan件jian應ying盡jin量liang遠yuan離li。

youxieyuanqijianhuodaoxianzhijiankenengyoujiaogaodedianweicha
，yingjiadatamenzhijiandejuli，yimianfangdianyinchuyiwaiduanlu。daigaodianyadeyuanqijianyingjinliangbuzhizaitiaoshishishoubuyichujidedifang。
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3.3 製定合理的布線規則

buxianmeiyoutedingdebiaozhun，zhiyoudianzigongchengshizaiduoniandedianlushejiguochengzhongzongjiechudeyixieshejiguifanheshejiyuanze。womenzaidianlushejishi，yunyongzhexieguifanheyuanze，duidianludezhengtibujuhexianludepushejinxingkangganraoshejidezhengtibawoheyuce，bujinnengjianshaoshejichengben，hainengjianshaodianciganraowentidechuxian。

布線時為減少串擾應采用以下一些設計原則：最小化元件間的物理距離;最小化並行布線走線的長度;元件要遠離互聯接口及其他容易受數據幹擾及耦合影響的區域;對阻抗受控走線或頻波能量豐富的走線提供正確的終端;避免互相平行的走線布線，提供走線間足夠的間隔以最小化電感耦合;相鄰層上的布線要互相垂直，防止層間的電容耦合;降低信號到地的參考距離間隔;降低走線阻抗和信號驅動電平等。

4 結束語

各(ge)種(zhong)幹(gan)擾(rao)設(she)備(bei)的(de)輻(fu)射(she)很(hen)複(fu)雜(za)，要(yao)真(zhen)正(zheng)完(wan)全(quan)消(xiao)除(chu)電(dian)磁(ci)幹(gan)擾(rao)是(shi)不(bu)可(ke)能(neng)完(wan)成(cheng)的(de)任(ren)務(wu)。但(dan)是(shi)可(ke)以(yi)根(gen)據(ju)電(dian)磁(ci)兼(jian)容(rong)性(xing)的(de)基(ji)本(ben)原(yuan)理(li)采(cai)取(qu)措(cuo)施(shi)來(lai)最(zui)大(da)限(xian)度(du)地(di)減(jian)小(xiao)電(dian)磁(ci)幹(gan)擾(rao)，並(bing)使(shi)之(zhi)控(kong)製(zhi)在(zai)係(xi)統(tong)可(ke)容(rong)納(na)的(de)範(fan)圍(wei)之(zhi)內(nei)
，從(cong)而(er)保(bao)證(zheng)係(xi)統(tong)或(huo)設(she)備(bei)可(ke)靠(kao)運(yun)行(xing)。隨(sui)著(zhe)EMC學科的日益發展，相信越來越多的抗EMI措施會湧現出來。針對不同的電子係統具體分析論證，一定可以總結出針對該係統的、最有效最合適的EMC方案。

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