中心議題：

• PCB的布線和布局技巧
• PCB的設計技術

解決方案：

• 高速信號的傳輸線效應抑製方案
• 高速PCB的電磁兼容設計

點擊搶先報名上海電路保護與電磁兼容研討會
聚焦工業、通信、汽車應用，解決設計優化與元器件選型難題
http://0-fzl.cn/seminar/content/sid/50

gaosudianlushejishiyigefeichangfuzadeshejiguocheng，zaijinxinggaosudianlushejishiyouduogeyinsuxuyaojiayikaolv，zhexieyinsuyoushihuxiangduili。rugaosuqijianbujushiweizhikaojin

，suikeyijianshaoyanshi，dankenengchanshengchuanraohexianzhuderexiaoying。yincizaishejizhong，xuquanhenggeyinsu
，zuochuquanmiandezhezhongkaolv

；既滿足設計要求
，又降低設計複雜度。本文從PCB的布線
、布局及高速PCB的設計三個部分進行分析，介紹高速PCB的可控性與電磁兼容性設計。

第一篇 PCB布線

在PCB設計中
，布線是完成產品設計的重要步驟，可以說前麵的準備工作都是為它而做的

，在整個PCB中，以布線的設計過程限定最高，技巧最細、工作量最大。PCB布線有單麵布線、雙麵布線及多層布線。布線的方式也有兩種：自(zi)動(dong)布(bu)線(xian)及(ji)交(jiao)互(hu)式(shi)布(bu)線(xian)，在(zai)自(zi)動(dong)布(bu)線(xian)之(zhi)前(qian)，可(ke)以(yi)用(yong)交(jiao)互(hu)式(shi)預(yu)先(xian)對(dui)要(yao)求(qiu)比(bi)較(jiao)嚴(yan)格(ge)的(de)線(xian)進(jin)行(xing)布(bu)線(xian)，輸(shu)入(ru)端(duan)與(yu)輸(shu)出(chu)端(duan)的(de)邊(bian)線(xian)應(ying)避(bi)免(mian)相(xiang)鄰(lin)平(ping)行(xing)
，以(yi)免(mian)產(chan)生(sheng)反(fan)射(she)幹(gan)擾(rao)。必(bi)要(yao)時(shi)應(ying)加(jia)地(di)線(xian)隔(ge)離(li)

，兩(liang)相(xiang)鄰(lin)層(ceng)的(de)布(bu)線(xian)要(yao)互(hu)相(xiang)垂(chui)直(zhi)，平(ping)行(xing)容(rong)易(yi)產(chan)生(sheng)寄(ji)生(sheng)耦(ou)合(he)。

自動布線的布通率，依賴於良好的布局，布線規則可以預先設定，包括走線的彎曲次數

、導通孔的數目
、bujindeshumudeng。yibanxianjinxingtansuoshibujingxian，kuaisudibaduanxianliantong，ranhoujinxingmigongshibuxian，xianbayaobudelianxianjinxingquanjudebuxianlujingyouhua，takeyigenjuxuyaoduankaiyibudexian。bingshizhezhongxinzaibuxian
，yigaijinzongtixiaoguo。

對目前高密度的PCB設計已感覺到貫通孔不太適應了， 它ta浪lang費fei了le許xu多duo寶bao貴gui的de布bu線xian通tong道dao，為wei解jie決jue這zhe一yi矛mao盾dun，出chu現xian了le盲mang孔kong和he埋mai孔kong技ji術shu，它ta不bu僅jin完wan成cheng了le導dao通tong孔kong的de作zuo用yong
，還hai省sheng出chu許xu多duo布bu線xian通tong道dao使shi布bu線xian過guo程cheng完wan成cheng得de更geng加jia方fang便bian，更geng加jia流liu暢chang，更geng為wei完wan善shan，PCB 板的設計過程是一個複雜而又簡單的過程，要想很好地掌握它，還需廣大電子工程設計人員去自已體會，才能得到其中的真諦。

1 電源、地線的處理
既使在整個PCB板中的布線完成得都很好，但由於電源、 地線的考慮不周到而引起的幹擾，會使產品的性能下降
，有時甚至影響到產品的成功率。所以對電
、地線的布線要認真對待，把電、地線所產生的噪音幹擾降到最低限度
，以保證產品的質量。

對每個從事電子產品設計的工程人員來說都明白地線與電源線之間噪音所產生的原因，現隻對降低式抑製噪音作以表述：
（1）眾所周知的是在電源、地線之間加上去耦電容。
（2）盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關係是：地線＞電源線＞信號線，通常信號線寬為：0.2～0.3mm,最經細寬度可達0.05～0.07mm,電源線為1.2～2.5 mm對數字電路的PCB可用寬的地導線組成一個回路, 即構成一個地網來使用(模擬電路的地不能這樣使用)
（3）用大麵積銅層作地線用,在印製板上把沒被用上的地方都與地相連接作為地線用。或是做成多層板，電源，地線各占用一層。

2 數字電路與模擬電路的共地處理
現在有許多PCB不再是單一功能電路（數字或模擬電路），而是由數字電路和模擬電路混合構成的。因此在布線時就需要考慮它們之間互相幹擾問題，特別是地線上的噪音幹擾。

數字電路的頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線盡可能遠離敏感的模擬電路器件
，對地線來說，整人PCB對外界隻有一個結點，所以必須在PCB內部進行處理數、模共地的問題
，而在板內部數字地和模擬地實際上是分開的它們之間互不相連，隻是在PCB與外界連接的接口處（如插頭等）。數字地與模擬地有一點短接，請注意，隻有一個連接點。也有在PCB上不共地的，這由係統設計來決定。

3 信號線在在電（地）層的布線處理 
信號線布在電（地）層ceng上shang在zai多duo層ceng印yin製zhi板ban布bu線xian時shi，由you於yu在zai信xin號hao線xian層ceng沒mei有you布bu完wan的de線xian剩sheng下xia已yi經jing不bu多duo
，再zai多duo加jia層ceng數shu就jiu會hui造zao成cheng浪lang費fei也ye會hui給gei生sheng產chan增zeng加jia一yi定ding的de工gong作zuo量liang，成cheng本ben也ye相xiang應ying增zeng加jia了le，為wei解jie決jue這zhe個ge矛mao盾dun，可ke以yi考kao慮lv在zai電dian（地）層上進行布線。首先應考慮用電源層
，其次才是地層。因為最好是保留地層的完整性。

4 大麵積導體中連接腿的處理
在大麵積的接地（電）zhong，changyongyuanqijiandetuiyuqilianjie，duilianjietuidechulixuyaojinxingzonghedekaolv，jiudianqixingnengeryan
，yuanjiantuidehanpanyutongmianmanjieweihao，danduiyuanjiandehanjiezhuangpeijiucunzaiyixiebuliangyinhuanru：①焊接需要大功率加熱器。②容易造成虛焊點。所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（heat shield）俗稱熱焊盤（Thermal），這樣，可使在焊接時因截麵過分散熱而產生虛焊點的可能性大大減少。多層板的接電（地）層腿的處理相同。

5 布線中網絡係統的作用
在許多CADxitongzhong
，buxianshiyijuwangluoxitongjuedingde。wanggeguomi，tonglusuiranyousuozengjia，danbujintaixiao，tuchangdeshujuliangguoda，zhebiranduishebeidecunzhukongjianyougenggaodeyaoqiu，tongshiyeduixiangjisuanjileidianzichanpindeyunsuansuduyoujidadeyingxiang。eryouxietonglushiwuxiaode，rubeiyuanjiantuidehanpanzhanyongdehuobeianzhuangkong、定們孔所占用的等。網格過疏，通路太少對布通率的影響極大。所以要有一個疏密合理的網格係統來支持布線的進行。

標準元器件兩腿之間的距離為0.1英寸(2.54mm),所以網格係統的基礎一般就定為0.1英寸(2.54 mm)或小於0.1英寸的整倍數
，如：0.05英寸、0.025英寸、0.02英寸等。
[page]
6 設計規則檢查（DRC）
布(bu)線(xian)設(she)計(ji)完(wan)成(cheng)後(hou)
，需(xu)認(ren)真(zhen)檢(jian)查(zha)布(bu)線(xian)設(she)計(ji)是(shi)否(fou)符(fu)合(he)設(she)計(ji)者(zhe)所(suo)製(zhi)定(ding)的(de)規(gui)則(ze)，同(tong)時(shi)也(ye)需(xu)確(que)認(ren)所(suo)製(zhi)定(ding)的(de)規(gui)則(ze)是(shi)否(fou)符(fu)合(he)印(yin)製(zhi)板(ban)生(sheng)產(chan)工(gong)藝(yi)的(de)需(xu)求(qiu)

，一(yi)般(ban)檢(jian)查(zha)有(you)如(ru)下(xia)幾(ji)個(ge)方(fang)麵(mian)：

（1）線與線
，線與元件焊盤
，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產要求。
（2）電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在PCB中是否還有能讓地線加寬的地方。
（3）對於關鍵的信號線是否采取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。
（4）模擬電路和數字電路部分，是否有各自獨立的地線。
（5）後加在PCB中的圖形（如圖標、注標）是否會造成信號短路。
（6）對一些不理想的線形進行修改。
（7）在PCB上是否加有工藝線？阻焊是否符合生產工藝的要求，阻焊尺寸是否合適
，字符標誌是否壓在器件焊盤上，以免影響電裝質量。
（8）多層板中的電源地層的外框邊緣是否縮小
，如電源地層的銅箔露出板外容易造成短路。

第二篇 PCB布局

在設計中
，布局是一個重要的環節。布局結果的好壞將直接影響布線的效果，因此可以這樣認為，合理的布局是PCB設計成功的第一步。

bujudefangshifenliangzhong
，yizhongshijiaohushibuju
，lingyizhongshizidongbuju
，yibanshizaizidongbujudejichushangyongjiaohushibujujinxingtiaozheng，zaibujushihaikegenjuzouxiandeqingkuangduimendianlujinxingzaifenpei，jianglianggemendianlujinxingjiaohuan，shiqichengweibianyubuxiandezuijiabuju。zaibujuwanchenghou
，haikeduishejiwenjianjiyouguanxinxijinxingfanhuibiaozhuyuyuanlitu
，shidePCB板中的有關信息與原理圖相一致，以便在今後的建檔、更改設計能同步起來, 同時對模擬的有關信息進行更新，使得能對電路的電氣性能及功能進行板級驗證。

1 考慮整體美觀
一個產品的成功與否，一是要注重內在質量，二是兼顧整體的美觀，兩者都較完美才能認為該產品是成功的。在一個PCB板上
，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。

2 布局的檢查
印製板尺寸是否與加工圖紙尺寸相符？能否符合PCB製造工藝要求？有無定位標記？
元件在二維、三維空間上有無衝突？
元件布局是否疏密有序
，排列整齊
？是否全部布完？
需經常更換的元件能否方便的更換？插件板插入設備是否方便

？
熱敏元件與發熱元件之間是否有適當的距離？
調整可調元件是否方便

？
在需要散熱的地方
，裝了散熱器沒有
？空氣流是否通暢？
信號流程是否順暢且互連最短？
插頭、插座等與機械設計是否矛盾
？
線路的幹擾問題是否有所考慮
？

第三篇 高速PCB設計

（一）、電子係統設計所麵臨的挑戰

隨著係統設計複雜性和集成度的大規模提高，電子係統設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經達到或者超過50MHZ，有的甚至超過100MHZ。目前約50% 的設計的時鍾頻率超過50MHz，將近20% 的設計主頻超過120MHz。

當係統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當係統時鍾達到120MHz時
，除非使用高速電路設計知識，否則基於傳統方法設計的PCB將jiang無wu法fa工gong作zuo。因yin此ci，高gao速su電dian路lu設she計ji技ji術shu已yi經jing成cheng為wei電dian子zi係xi統tong設she計ji師shi必bi須xu采cai取qu的de設she計ji手shou段duan。隻zhi有you通tong過guo使shi用yong高gao速su電dian路lu設she計ji師shi的de設she計ji技ji術shu
，才cai能neng實shi現xian設she計ji過guo程cheng的de可ke控kong性xing。

（二）、什麼是高速電路

通常認為如果數字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經占到了整個電子係統一定的份量（比如說１／３），就稱為高速電路。

實際上，信號邊沿的諧波頻率比信號本身的頻率高
，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發了信號傳輸的非預期結果。因此，通常約定如果線傳播延時大於1/2數字信號驅動端的上升時間

，則認為此類信號是高速信號並產生傳輸線效應。

信號的傳遞發生在信號狀態改變的瞬間，如上升或下降時間。信號從驅動端到接收端經過一段固定的時間，如果傳輸時間小於1/2的(de)上(shang)升(sheng)或(huo)下(xia)降(jiang)時(shi)間(jian)
，那(na)麼(me)來(lai)自(zi)接(jie)收(shou)端(duan)的(de)反(fan)射(she)信(xin)號(hao)將(jiang)在(zai)信(xin)號(hao)改(gai)變(bian)狀(zhuang)態(tai)之(zhi)前(qian)到(dao)達(da)驅(qu)動(dong)端(duan)。反(fan)之(zhi)，反(fan)射(she)信(xin)號(hao)將(jiang)在(zai)信(xin)號(hao)改(gai)變(bian)狀(zhuang)態(tai)之(zhi)後(hou)到(dao)達(da)驅(qu)動(dong)端(duan)。如(ru)果(guo)反(fan)射(she)信(xin)號(hao)很(hen)強(qiang)
，疊(die)加(jia)的(de)波(bo)形(xing)就(jiu)有(you)可(ke)能(neng)會(hui)改(gai)變(bian)邏(luo)輯(ji)狀(zhuang)態(tai)。

（三）
、高速信號的確定

上麵我們定義了傳輸線效應發生的前提條件
，但是如何得知線延時是否大於1/2驅動端的信號上升時間？一般地，信號上升時間的典型值可通過器件手冊給出
，而信號的傳播時間在PCB設計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度(延時)的對應關係。　

PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns。如果板上有GaAs芯片，則最大布線長度為7.62mm。

設Tr 為信號上升時間， Tpd 為信號線傳播延時。如果Tr≥4Tpd
，信號落在安全區域。如果2Tpd≥Tr≥4Tpd
，信號落在不確定區域。如果Tr≤2Tpd
，信號落在問題區域。對於落在不確定區域及問題區域的信號，應該使用高速布線方法。
[page]
（四）
、什麼是傳輸線

PCB板上的走線可等效為下圖所示的串聯和並聯的電容

、電阻和電感結構。串聯電阻的典型值0.25-0.55 ohms/foot，因為絕緣層的緣故，並聯電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之後
，連線上的最終阻抗稱為特征阻抗Zo。線徑越寬，距電源/diyuejin，huogelicengdejiedianchangshuyuegao，tezhengzukangjiuyuexiao。ruguochuanshuxianhejieshouduandezukangbupipei，nameshuchudedianliuxinhaohexinhaozuizhongdewendingzhuangtaijiangbutong，zhejiuyinqixinhaozaijieshouduanchanshengfanshe
，zhegefanshexinhaojiangchuanhuixinhaofasheduanbingzaicifanshehuilai。suizhenengliangdejianruofanshexinhaodefudujiangjianxiao，zhidaoxinhaodedianyahedianliudadaowending。zhezhongxiaoyingbeichengweizhendang
，xinhaodezhendangzaixinhaodeshangshengyanhexiajiangyanjingchangkeyikandao。

（五）、傳輸線效應

基於上述定義的傳輸線模型
，歸納起來
，傳輸線會對整個電路設計帶來以下效應。

5.1 反射信號
如果一根走線沒有被正確終結(終端匹配)，namelaiziyuqudongduandexinhaomaichongzaijieshouduanbeifanshe
，congeryinfabuyuqixiaoying，shixinhaolunkuoshizhen。dangshizhenbianxingfeichangxianzhushikedaozhiduozhongcuowu
，yinqishejishibai。tongshi
，shizhenbianxingdexinhaoduizaoshengdeminganxingzengjiale
，yehuiyinqishejishibai。ruguoshangshuqingkuangmeiyoubeizugoukaolv，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個係統的失敗。反射信號產生的主要原因：過長的走線

；未被匹配終結的傳輸線
，過量電容或電感以及阻抗失配。

5.2 延時和時序錯誤
信號延時和時序錯誤表現為：信xin號hao在zai邏luo輯ji電dian平ping的de高gao與yu低di門men限xian之zhi間jian變bian化hua時shi保bao持chi一yi段duan時shi間jian信xin號hao不bu跳tiao變bian。過guo多duo的de信xin號hao延yan時shi可ke能neng導dao致zhi時shi序xu錯cuo誤wu和he器qi件jian功gong能neng的de混hun亂luan。通tong常chang在zai有you多duo個ge接jie收shou端duan時shi會hui出chu現xian問wen題ti。電dian路lu設she計ji師shi必bi須xu確que定ding最zui壞huai情qing況kuang下xia的de時shi間jian延yan時shi以yi確que保bao設she計ji的de正zheng確que性xing。信xin號hao延yan時shi產chan生sheng的de原yuan因yin：驅動過載，走線過長。

5.3 多次跨越邏輯電平門限錯誤
信(xin)號(hao)在(zai)跳(tiao)變(bian)的(de)過(guo)程(cheng)中(zhong)可(ke)能(neng)多(duo)次(ci)跨(kua)越(yue)邏(luo)輯(ji)電(dian)平(ping)門(men)限(xian)從(cong)而(er)導(dao)致(zhi)這(zhe)一(yi)類(lei)型(xing)的(de)錯(cuo)誤(wu)。多(duo)次(ci)跨(kua)越(yue)邏(luo)輯(ji)電(dian)平(ping)門(men)限(xian)錯(cuo)誤(wu)是(shi)信(xin)號(hao)振(zhen)蕩(dang)的(de)一(yi)種(zhong)特(te)殊(shu)的(de)形(xing)式(shi)，即(ji)信(xin)號(hao)的(de)振(zhen)蕩(dang)發(fa)生(sheng)在(zai)邏(luo)輯(ji)電(dian)平(ping)門(men)限(xian)附(fu)近(jin)，多(duo)次(ci)跨(kua)越(yue)邏(luo)輯(ji)電(dian)平(ping)門(men)限(xian)會(hui)導(dao)致(zhi)邏(luo)輯(ji)功(gong)能(neng)紊(wen)亂(luan)。反(fan)射(she)信(xin)號(hao)產(chan)生(sheng)的(de)原(yuan)因(yin)：過長的走線，未被終結的傳輸線，過量電容或電感以及阻抗失配。

5.4 過衝與下衝
過guo衝chong與yu下xia衝chong來lai源yuan於yu走zou線xian過guo長chang或huo者zhe信xin號hao變bian化hua太tai快kuai兩liang方fang麵mian的de原yuan因yin。雖sui然ran大da多duo數shu元yuan件jian接jie收shou端duan有you輸shu入ru保bao護hu二er極ji管guan保bao護hu，但dan有you時shi這zhe些xie過guo衝chong電dian平ping會hui遠yuan遠yuan超chao過guo元yuan件jian電dian源yuan電dian壓ya範fan圍wei
，損sun壞huai元yuan器qi件jian。

5.5 串擾
串擾表現為在一根信號線上有信號通過時
，在PCB板ban上shang與yu之zhi相xiang鄰lin的de信xin號hao線xian上shang就jiu會hui感gan應ying出chu相xiang關guan的de信xin號hao
，我wo們men稱cheng之zhi為wei串chuan擾rao。信xin號hao線xian距ju離li地di線xian越yue近jin，線xian間jian距ju越yue大da
，產chan生sheng的de串chuan擾rao信xin號hao越yue小xiao。異yi步bu信xin號hao和he時shi鍾zhong信xin號hao更geng容rong易yi產chan生sheng串chuan擾rao。因yin此ci解jie串chuan擾rao的de方fang法fa是shi移yi開kai發fa生sheng串chuan擾rao的de信xin號hao或huo屏ping蔽bi被bei嚴yan重zhong幹gan擾rao的de信xin號hao。

5.6 電磁輻射
EMI(Electro-Magnetic Interference)即電磁幹擾，產生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方麵。EMI表(biao)現(xian)為(wei)當(dang)數(shu)字(zi)係(xi)統(tong)加(jia)電(dian)運(yun)行(xing)時(shi)，會(hui)對(dui)周(zhou)圍(wei)環(huan)境(jing)輻(fu)射(she)電(dian)磁(ci)波(bo)，從(cong)而(er)幹(gan)擾(rao)周(zhou)圍(wei)環(huan)境(jing)中(zhong)電(dian)子(zi)設(she)備(bei)的(de)正(zheng)常(chang)工(gong)作(zuo)。它(ta)產(chan)生(sheng)的(de)主(zhu)要(yao)原(yuan)因(yin)是(shi)電(dian)路(lu)工(gong)作(zuo)頻(pin)率(lv)太(tai)高(gao)以(yi)及(ji)布(bu)局(ju)布(bu)線(xian)不(bu)合(he)理(li)。目(mu)前(qian)已(yi)有(you)進(jin)行(xing) EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數和邊界條件設置又很困難
，這將直接影響仿真結果的準確性和實用性。最通常的做法是將控製EMI的各項設計規則應用在設計的每一環節
，實現在設計各環節上的規則驅動和控製。

（六）
、避免傳輸線效應的方法

針對上述傳輸線問題所引入的影響，我們從以下幾方麵談談控製這些影響的方法。

6.1 嚴格控製關鍵網線的走線長度
如果設計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應的問題。現在普遍使用的很高時鍾頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則：如果采用CMOS或TTL電路進行設計，工作頻率小於10MHz
，布線長度應不大於7英寸。工作頻率在50MHz布線長度應不大於1.5英寸。如果工作頻率達到或超過75MHz布線長度應在1英寸。對於GaAs芯片最大的布線長度應為0.3英寸。如果超過這個標準
，就存在傳輸線的問題。
[page]
6.2 合理規劃走線的拓撲結構
解jie決jue傳chuan輸shu線xian效xiao應ying的de另ling一yi個ge方fang法fa是shi選xuan擇ze正zheng確que的de布bu線xian路lu徑jing和he終zhong端duan拓tuo撲pu結jie構gou。走zou線xian的de拓tuo撲pu結jie構gou是shi指zhi一yi根gen網wang線xian的de布bu線xian順shun序xu及ji布bu線xian結jie構gou。當dang使shi用yong高gao速su邏luo輯ji器qi件jian時shi，除chu非fei走zou線xian分fen支zhi長chang度du保bao持chi很hen短duan
，否fou則ze邊bian沿yan快kuai速su變bian化hua的de信xin號hao將jiang被bei信xin號hao主zhu幹gan走zou線xian上shang的de分fen支zhi走zou線xian所suo扭niu曲qu。通tong常chang情qing形xing下xia，PCB走線采用兩種基本拓撲結構，即菊花鏈(Daisy Chain)布線和星形(Star)分布。

對(dui)於(yu)菊(ju)花(hua)鏈(lian)布(bu)線(xian)，布(bu)線(xian)從(cong)驅(qu)動(dong)端(duan)開(kai)始(shi)
，依(yi)次(ci)到(dao)達(da)各(ge)接(jie)收(shou)端(duan)。如(ru)果(guo)使(shi)用(yong)串(chuan)聯(lian)電(dian)阻(zu)來(lai)改(gai)變(bian)信(xin)號(hao)特(te)性(xing)，串(chuan)聯(lian)電(dian)阻(zu)的(de)位(wei)置(zhi)應(ying)該(gai)緊(jin)靠(kao)驅(qu)動(dong)端(duan)。在(zai)控(kong)製(zhi)走(zou)線(xian)的(de)高(gao)次(ci)諧(xie)波(bo)幹(gan)擾(rao)方(fang)麵(mian)
，菊(ju)花(hua)鏈(lian)走(zou)線(xian)效(xiao)果(guo)最(zui)好(hao)。但(dan)這(zhe)種(zhong)走(zou)線(xian)方(fang)式(shi)布(bu)通(tong)率(lv)最(zui)低(di)，不(bu)容(rong)易(yi)100%布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是：Stub Delay <= Trt *0.1.

例如
，高速TTL電路中的分支端長度應小於1.5yingcun。zhezhongtuopujiegouzhanyongdebuxiankongjianjiaoxiaobingkeyongdanyidianzupipeizhongjie。danshizhezhongzouxianjiegoushidezaibutongdexinhaojieshouduanxinhaodejieshoushibutongbude。

星形拓撲結構可以有效的避免時鍾信號的不同步問題
，但在密度很高的PCBbanshangshougongwanchengbuxianshifenkunnan。caiyongzidongbuxianqishiwanchengxingxingbuxiandezuihaodefangfa。meitiaofenzhishangdouxuyaozhongduandianzu。zhongduandianzudezuzhiyinghelianxiandetezhengzukangxiangpipei。zheketongguoshougongjisuan，yeketongguoCAD工具計算出特征阻抗值和終端匹配電阻值。　

在上麵的兩個例子中使用了簡單的終端電阻
，實際中可選擇使用更複雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但隻能使用於信號工作比較穩定的情況。這種方式最適合於對時鍾線信號進行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。

chuanliandianzupipeizhongduanbuhuichanshengewaidegonglvxiaohao，danhuijianmanxinhaodechuanshu。zhezhongfangshiyongyushijianyanchiyingxiangbudadezongxianqudongdianlu。chuanliandianzupipeizhongduandeyoushihaizaiyukeyijianshaobanshangqijiandeshiyongshulianghelianxianmidu。

最(zui)後(hou)一(yi)種(zhong)方(fang)式(shi)為(wei)分(fen)離(li)匹(pi)配(pei)終(zhong)端(duan)，這(zhe)種(zhong)方(fang)式(shi)匹(pi)配(pei)元(yuan)件(jian)需(xu)要(yao)放(fang)置(zhi)在(zai)接(jie)收(shou)端(duan)附(fu)近(jin)。其(qi)優(you)點(dian)是(shi)不(bu)會(hui)拉(la)低(di)信(xin)號(hao)

，並(bing)且(qie)可(ke)以(yi)很(hen)好(hao)的(de)避(bi)免(mian)噪(zao)聲(sheng)。典(dian)型(xing)的(de)用(yong)於(yu)TTL輸入信號(ACT, HCT, FAST)。

此外，對於終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表麵貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。

垂chui直zhi安an裝zhuang方fang式shi中zhong電dian阻zu的de一yi條tiao安an裝zhuang管guan腳jiao很hen短duan
，可ke以yi減jian少shao電dian阻zu和he電dian路lu板ban間jian的de熱re阻zu，使shi電dian阻zu的de熱re量liang更geng加jia容rong易yi散san發fa到dao空kong氣qi中zhong。但dan較jiao長chang的de垂chui直zhi安an裝zhuang會hui增zeng加jia電dian阻zu的de電dian感gan。水shui平ping安an裝zhuang方fang式shi因yin安an裝zhuang較jiao低di有you更geng低di的de電dian感gan。但dan過guo熱re的de電dian阻zu會hui出chu現xian漂piao移yi，在zai最zui壞huai的de情qing況kuang下xia電dian阻zu成cheng為wei開kai路lu

，造zao成chengPCB走線終結匹配失效
，成為潛在的失敗因素。

6.3 抑止電磁幹擾的方法
很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCBbanyouhenhaodejiedi。duifuzadeshejicaiyongyigexinhaocengpeiyigedixiancengshishifenyouxiaodefangfa。ciwai
，shidianlubandezuiwaicengxinhaodemiduzuixiaoyeshijianshaodiancifushedehaofangfa，zhezhongfangfakecaiyong"表麵積層"技術"Build-up"設計製做PCB來實現。表麵積層通過在普通工藝 PCB 上增加薄絕緣層和用於貫穿這些層的微孔的組合來實現 ，電阻和電容可埋在表層下
，單位麵積上的走線密度會增加近一倍，因而可降低 PCB的體積。PCB 麵積的縮小對走線的拓撲結構有巨大的影響，這意味著縮小的電流回路，縮小的分支走線長度，而電磁輻射近似正比於電流回路的麵積

；同時小體積特征意味著高密度引腳封裝器件可以被使用
，這又使得連線長度下降，從而電流回路減小，提高電磁兼容特性。

6.4 其它可采用技術
為wei減jian小xiao集ji成cheng電dian路lu芯xin片pian電dian源yuan上shang的de電dian壓ya瞬shun時shi過guo衝chong
，應ying該gai為wei集ji成cheng電dian路lu芯xin片pian添tian加jia去qu耦ou電dian容rong。這zhe可ke以yi有you效xiao去qu除chu電dian源yuan上shang的de毛mao刺ci的de影ying響xiang並bing減jian少shao在zai印yin製zhi板ban上shang的de電dian源yuan環huan路lu的de輻fu射she。

dangquoudianrongzhijielianjiezaijichengdianludedianyuanguantuishangerbushilianjiezaidianyuancengshangshi，qipinghuamaocidexiaoguozuihao。zhejiushiweishenmeyouyixieqijianchazuoshangdaiyouquoudianrong，eryoudeqijianyaoqiuquoudianrongjuqijiandejuliyaozugoudexiao。

任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時過衝。

如果沒有電源層，那麼長的電源連線會在信號和回路間形成環路，成為輻射源和易感應電路。

走(zou)線(xian)構(gou)成(cheng)一(yi)個(ge)不(bu)穿(chuan)過(guo)同(tong)一(yi)網(wang)線(xian)或(huo)其(qi)它(ta)走(zou)線(xian)的(de)環(huan)路(lu)的(de)情(qing)況(kuang)稱(cheng)為(wei)開(kai)環(huan)。如(ru)果(guo)環(huan)路(lu)穿(chuan)過(guo)同(tong)一(yi)網(wang)線(xian)其(qi)它(ta)走(zou)線(xian)則(ze)構(gou)成(cheng)閉(bi)環(huan)。兩(liang)種(zhong)情(qing)況(kuang)都(dou)會(hui)形(xing)成(cheng)天(tian)線(xian)效(xiao)應(ying)(線天線和環形天線)。天線對外產生EMI輻射
，同時自身也是敏感電路。閉環是一個必須考慮的問題，因為它產生的輻射與閉環麵積近似成正比。

結束語

高速電路設計是一個非常複雜的設計過程
，可以采用ZUKEN公司的高速電路布線算法(Route Editor)和EMC/EMI分析軟件(INCASES,Hot-Stage)laiyingyongyufenxihefaxianwenti。benwensuochanshudefangfajiushizhuanmenzhenduijiejuezhexiegaosudianlushejiwentide。ciwai
，zaijinxinggaosudianlushejishiyouduogeyinsuxuyaojiayikaolv，zhexieyinsuyoushihuxiangduili。rugaosuqijianbujushiweizhikaojin
，suikeyijianshaoyanshi，dankenengchanshengchuanraohexianzhuderexiaoying。yincizaishejizhong
，xuquanhenggeyinsu，zuochuquanmiandezhezhongkaolv；既滿足設計要求，又降低設計複雜度。高速PCB設計手段的采用構成了設計過程的可控性，隻有可控的，才是可靠的，也才能是成功的！