【導讀】隨著市場需求推動存儲器技術向更高密度、更優性能
、新材料、3D堆棧、高深寬比 (HAR) 刻蝕和極紫外 (EUV) 光刻發展
，泛林集團正在探索未來三到五年生產可能麵臨的挑戰
，以經濟的成本為晶圓廠提供解決方案。

隨著市場需求推動存儲器技術向更高密度、更優性能
、新材料
、3D堆棧、高深寬比 (HAR) 刻蝕和極紫外 (EUV) 光刻發展，泛林集團正在探索未來三到五年生產可能麵臨的挑戰，以經濟的成本為晶圓廠提供解決方案。

增加3D NAND閃(shan)存(cun)存(cun)儲(chu)容(rong)量(liang)的(de)一(yi)種(zhong)方(fang)法(fa)是(shi)堆(dui)棧(zhan)加(jia)層(ceng)，但(dan)堆(dui)棧(zhan)高(gao)度(du)的(de)增(zeng)加(jia)會(hui)帶(dai)來(lai)更(geng)大(da)的(de)挑(tiao)戰(zhan)。雖(sui)然(ran)這(zhe)些(xie)挑(tiao)戰(zhan)中(zhong)最(zui)明(ming)顯(xian)的(de)是(shi)結(jie)構(gou)穩(wen)定(ding)性(xing)問(wen)題(ti)，但(dan)層(ceng)數(shu)的(de)增(zeng)加(jia)意(yi)味(wei)著(zhe)需(xu)要(yao)使(shi)用(yong)更(geng)深(shen)的(de)通(tong)道(dao)來(lai)觸(chu)及(ji)每(mei)個(ge)字(zi)線(xian)、以及更窄的狹縫溝槽以隔離連接到位線的通道（圖1）。

圖1：隨著3D NAND堆棧超過128層，堆棧高度接近7微米，並將所需的通道孔和狹縫轉變為高深寬比 (HAR) 特征，刻蝕的挑戰越來越大。

高深寬比刻蝕的挑戰

在硬掩膜沉積和開口形成以便刻蝕垂直通道之前
，沉積交替的氧化物和氮化物薄膜層就是3D NAND生產工藝的開始
，高深寬比刻蝕挑戰也從這裏開始。

隨著行業向128層及更多層數發展，堆棧深度接近7微米，硬掩膜的厚度約為2-3微米，通道孔的深寬比正在接近90到100。

在此之後，應對在大量層中形成狹縫的挑戰之前，會創建圖1所示的“梯式”結構。沉積一層硬掩膜，將開口圖形化並進行單步刻蝕以在所有的層形成狹縫。最後，必須去除氮化物層並創建鎢字線。

為了使高深寬比結構的反應離子刻蝕 (RIE) 起作用，離子和中性反應物之間必須有協同作用。然而由於多種機製的阻礙，處理高深寬比結構時，很容易失去這種協同作用。

圖2：離子和中性反應物被遮蔽，深寬比相關傳導以及離子角分布是導致關鍵尺寸變化、刻蝕不完全、彎曲和扭曲等缺陷的重要因素。

首shou先xian，高gao壓ya會hui導dao致zhi等deng離li子zi鞘qiao層ceng中zhong的de離li子zi散san射she，並bing分fen散san通tong常chang非fei等deng向xiang性xing的de離li子zi能neng量liang或huo角jiao分fen布bu。因yin此ci
，離li子zi會hui錯cuo過guo孔kong或huo以yi更geng大da的de角jiao度du入ru射she，撞zhuang到dao特te征zheng的de頂ding部bu或huo側ce壁bi。這zhe種zhong離li子zi“遮蔽”使離子-中性反應物通量比率偏離協同作用（圖2）。

如果將離子推下高深寬比特征，離子能量可能會增加

，但這會增加掩膜消耗，反過來又需要更厚的掩膜或硬掩膜材料的創新。

除了這一挑戰，還有離子撞擊側壁並導致通道某些部位關鍵尺寸 (CD) 大於所需的問題。當這種“彎曲”（圖2）變得太大時，可能會導致兩個孔接在一起。

但還有一個更大的問題——沿孔“扭曲”，這是由於射頻等離子體係統中高階諧波變形的充電效應導致了離子角分布的輕微變化。

高深寬比刻蝕問題的解決方案

zaixiguanchadenglizitixitong
，youqishishepinzixitong
，jiuhuifaxianyigejiejuefangan。shishizhengming，jiangdipinlv，shidetongguogaoyaqiaocengjiasudelizichuanshushijianjiejinbanzhouqi，jiunengzuidahuageidingshepingonglvdelizinengliangfengzhi。pinlvjiangdihelizinengliangfengzhitishengdaozhilizidejiaofenbujianxiao，shitamengengyoukenengdaodagaoshenkuanbitezhengdedibu（圖3）。

圖3：降低等離子體頻率會減小離子的角分布

，增加它們到達高深寬比特征底部的可能性。

因此
，硬件設計專注向更低頻率
、更高功率和更低占空比發展。

盡管改變了硬件設計，但在128層或更多層數的常用氧化物/氮化物 (ONON) 刻蝕6.9微米深的通道孔仍然非常困難。

因此，泛林正在測試一種不同的方法來實現所需的刻蝕深度，即先通過設定（例如5微米）刻蝕通道孔，然後在側壁上沉積保護性襯墊
，以避免過度的橫向刻蝕。在隨後的步驟中，通道孔一直刻蝕到6.9微米。

添加襯墊以在不增加整個結構的關鍵尺寸的情況下進行額外的1微米刻蝕。雖然這個過程仍然需要諸多優化，但該測試展示了一條很有前途的
、刻蝕更小更深孔的途徑。

圖形化麵臨的挑戰和協同優化

luojihecunchudetuxinghuakenengshixinpianzhizaoshangxuejianchengbenheyouhuaxingnengdezhongzhongzhizhong。xianzai，zheyiqiedouguanhuyizuixiaodebianhuasuoxiaodaogengxiaodejiegou。zhezhongbianhuakeyitongguobianyuandingweiwucha (EPE) 來衡量。

例如，對準孔麵臨幾個變量的挑戰，例如線邊緣粗糙度、掃描儀套準精度誤差以及關鍵尺寸變化，包括由EUVpuguangsuijiwuchayinqidejubuguanjianchicunbianhua。qijianshejitongchangshouxianyubianhuadejizhi，erbushipingjunzhi。biru，guanlizhexiebianhuayishiyingzuihuaideqingkuangkenengzhanyongluojihouduangaoda50%的區域
，並大幅增加製造成本。

控(kong)製(zhi)變(bian)化(hua)的(de)一(yi)種(zhong)方(fang)法(fa)是(shi)通(tong)過(guo)工(gong)藝(yi)間(jian)協(xie)同(tong)優(you)化(hua)，這(zhe)通(tong)常(chang)意(yi)味(wei)著(zhe)在(zai)刻(ke)蝕(shi)期(qi)間(jian)補(bu)償(chang)光(guang)刻(ke)誤(wu)差(cha)。為(wei)了(le)協(xie)同(tong)優(you)化(hua)起(qi)作(zuo)用(yong)，刻(ke)蝕(shi)設(she)備(bei)必(bi)須(xu)具(ju)有(you)合(he)適(shi)的(de)可(ke)調(tiao)性(xing)，以(yi)更(geng)好(hao)地(di)控(kong)製(zhi)跨(kua)晶(jing)圓(yuan)以(yi)及(ji)晶(jing)圓(yuan)到(dao)晶(jing)圓(yuan)的(de)刻(ke)蝕(shi)行(xing)為(wei)。

因(yin)為(wei)晶(jing)圓(yuan)總(zong)會(hui)遇(yu)到(dao)不(bu)同(tong)的(de)等(deng)離(li)子(zi)體(ti)條(tiao)件(jian)和(he)氣(qi)體(ti)分(fen)布(bu)，創(chuang)造(zao)受(shou)控(kong)的(de)溫(wen)度(du)變(bian)化(hua)反(fan)過(guo)來(lai)可(ke)以(yi)使(shi)工(gong)藝(yi)具(ju)備(bei)可(ke)調(tiao)性(xing)，並(bing)有(you)助(zhu)於(yu)補(bu)償(chang)腔(qiang)室(shi)內(nei)和(he)來(lai)自(zi)光(guang)刻(ke)機(ji)的(de)變(bian)化(hua)。

控製溫度從而控製刻蝕速率的一種方法是在卡盤和晶圓上創建可調溫度區。十多年來，卡盤已從21世紀初期的單區設備演變為雙區設備，然後是徑向多區。最近
，泛林的Hydra® Uniformity System中又演變到了非徑向多區。

簡化多重圖形化

主要用於DRAM和PCRAM、有時用於3D NAND的多重圖形化還麵臨著關鍵尺寸變化的挑戰。圖形化方案增加了工藝步驟的數量，而這種增加意味著更多的變化來源。

在自對準四重圖形技術 (SAQP) 中
，光刻、沉積和刻蝕的變化可能導致三種不同的關鍵尺寸。例如
，在側牆刻蝕時
，可能會挖入底層。這種變化導致“間距偏差”
，這已成為多重圖形化的重大挑戰。

如(ru)果(guo)刻(ke)蝕(shi)後(hou)可(ke)以(yi)將(jiang)側(ce)牆(qiang)製(zhi)成(cheng)正(zheng)方(fang)形(xing)
，則(ze)可(ke)以(yi)克(ke)服(fu)這(zhe)一(yi)挑(tiao)戰(zhan)，泛(fan)林(lin)已(yi)經(jing)通(tong)過(guo)創(chuang)造(zao)性(xing)地(di)使(shi)用(yong)新(xin)型(xing)金(jin)屬(shu)氧(yang)化(hua)物(wu)材(cai)料(liao)實(shi)現(xian)這(zhe)一(yi)成(cheng)果(guo)

，無(wu)需(xu)深(shen)挖(wa)就(jiu)可(ke)以(yi)將(jiang)SAQP流程從八層簡化為五層。

EUV曝光隨機性的問題

EUV光刻預計很快就將成為邏輯和DRAM的主流，因此也需要仔細考慮由此工藝引起的變化。EUV光刻使用了高能量光子
，並且該工藝容易受到隨機變化的影響。

對於孔，隨機行為會導致局部關鍵尺寸變化。在線和空間的情況下，線邊緣粗糙度 (LER) 和線寬粗糙度等缺陷帶來的影響是顯著的。

例如，隨機性限製通孔良率，並隨通孔關鍵尺寸縮放不良。在小通孔關鍵尺寸處，即使是250W的掃描儀功率也可能不夠

，因此需要材料的創新以及後處理，以控製隨著功率增加帶來的EUV成本上升。

多年來
，泛林在原子層刻蝕 (ALE) 方(fang)麵(mian)的(de)工(gong)作(zuo)證(zheng)明(ming)了(le)該(gai)工(gong)藝(yi)能(neng)夠(gou)克(ke)服(fu)這(zhe)一(yi)挑(tiao)戰(zhan)。原(yuan)子(zi)層(ceng)刻(ke)蝕(shi)包(bao)括(kuo)表(biao)麵(mian)改(gai)性(xing)繼(ji)而(er)刻(ke)蝕(shi)的(de)自(zi)限(xian)性(xing)步(bu)驟(zhou)。當(dang)多(duo)次(ci)重(zhong)複(fu)這(zhe)一(yi)循(xun)環(huan)時(shi)
，原(yuan)子(zi)層(ceng)刻(ke)蝕(shi)可(ke)以(yi)將(jiang)特(te)征(zheng)的(de)高(gao)頻(pin)粗(cu)糙(cao)度(du)變(bian)得(de)平(ping)整(zheng)。

泛林及其合作夥伴在測試中測量了這種效應

，EUV通孔局部關鍵尺寸均勻性 (LCDU) 因此提升了56%，從超過3納米變為1.3納米
，對於某些芯片製造商來說可能還會降低到1納米。

局部關鍵尺寸均勻性的改善在上遊有重要影響：由於泛林的刻蝕和沉積工藝可以減少隨機性引起的變化
，因此EUV掃描儀可以使用更低的能量，這種光刻-刻蝕技術的協同優化可以將EUV成本降低兩倍。

建立實現路線圖的信心

現xian在zai

，泛fan林lin已yi經jing為wei高gao深shen寬kuan比bi結jie構gou以yi及ji原yuan子zi層ceng工gong藝yi開kai發fa了le模mo塊kuai級ji解jie決jue方fang案an
，以yi處chu理li存cun儲chu器qi路lu線xian圖tu中zhong的de邊bian緣yuan定ding位wei誤wu差cha。不bu過guo
，為wei了le沿yan著zhe路lu線xian圖tu自zi信xin地di前qian進jin，設she備bei供gong應ying商shang、材料供應商和芯片製造商在工藝開發的早期階段必須共同努力

，以經濟且高效的方式滿足存儲器路線圖的所有要求。

(來源：泛林半導體設備技術，作者：泛林集團 先進技術發展事業部公司副總裁潘陽博士
、先進技術發展事業部 / CTO辦公室研究員 Samantha Tan 和全球產品事業部副總裁 Richard Wise)

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