[現象描述]

 

某接地台式產品
，對接地端子處進行測試電壓為6KV的ESD接觸放電測試時，係統出現複位現象。測試中嚐試將接地端子與內部數字工作地相連的 Y電容斷開


，測試結果並未明顯改善。

 

[原因分析]

 

ESD幹擾進入產品內部電路
，形式多種多樣。對於本案例中的被測產品來說
，其測試點為接地點，大部分的ESD幹擾能量將從接地線流走


， 也就是說ESD電流並沒有直接流入該產品的內部電路
，但是，處在IEC61000-4-2標準規定的ESD測試環境中的這個台式設備
，其接地線長度在1m左右，該接地線將產生較大的接地引線電感（可以用1u H/m來估算）
，在靜電放電幹擾發生時（即圖1中開關K閉合時）
，高的頻率（下於1ns的上升沿）靜電放電電流並不能使該被測產品接地點上的電壓為零（即圖1 中G點的電壓在K閉合時並不為零）。這個在接地端子上不為零電壓將會進一步進入產品內部電路。圖1已經給出了ESD幹擾進入產品內部PCB的原理圖。

 

圖 1  ESD幹擾進入產品內部PCB的原理圖

 

從圖1中還可以看出，CP1:（放電點與GND之間的寄生電容），Cp2：（PCB板與參考接地板之間的寄生電容），PCB板的工作地（GND）和靜電放電槍（包括靜電放電槍接地線）一起形成了一條幹擾通路
，幹擾電流為ICM。在這條幹擾路徑中
，PCB板處在其中，顯然PCB在此時受到了靜電放電的幹擾。    如果該產品還存在其它電纜，這種幹擾將更為嚴重。

 

幹擾是如何導致被測產品複位的呢

，經過仔細檢查被測產品的PCB之後發現，該PCB板中CPU的複位控製線布置在PCB板的邊緣，並且在GND平麵之外，如圖2所示。

 

再來解釋一下為何布置在PCB邊緣的印製線比較容易受到幹擾
，那應該從PCB板中的印製線與參考接地板之間的寄生電容談起。印製線與參考接地板之間存在寄生電容，這個寄生電容將使PCB板中的印製信號線受到幹擾，共模幹擾電壓幹擾PCB中印製線原理圖如圖3所示。

 

從圖3可以看出，當共模幹擾（相對與參考接地板的共模幹擾電壓）進入GND後，會在PCB板中的印製線和GND之間產生一個幹擾電壓，這個幹擾電壓不但與印製線與PCB板GND之間的阻抗（圖3中的Z）有關還有PCB中印製線與參考接地板之間的寄生電容有關。

假設印製線與PCB板GND之間的阻抗Z不變，則,當印製線與參考接地板之間的寄生電容越大時
，在印製線與PCB板GND之間的幹擾電壓Vi越大
，這個電壓與PCB中的正常工作電壓相疊加，將直接影響PCB中的工作電路。

 

圖2    被測產品局部PCB布線實圖

 

圖3 共模幹擾電壓幹擾PCB中印製線原理圖

 

由印製線與參考接地板之間的寄生電容計算公式1 可知
，印製線與參考接地板之間的寄生電容大小取決於印製線與參考接地板之間的距離(即公式1中的H)和印製線與參考接地板之間形成電場的等效麵積(即公式1中的S)。

 

Cp ≈ 0.1 x S / H                    （1）

 

Cp : 寄生電容 [pF]

 

S : 印製線等效麵積 [cm2]

 

H : 高度 [cm]

 

當印製線布置在PCB板邊緣時
，該印製線與參考接地板之間將形成相對較大寄生電容
，因為布置在PCB內部的印製線與參考接地板之間形成的電場被其它印製線所“擠壓”
，而布置在邊緣的印製線與參考接地板之間形成的電場且相對比較發散。圖4為印製線與參考接地板之間電場分布示意圖。

 

圖4 印製線與參考接地板之間電場分布示意圖

 

顯然


，對於本案例中的電路設計，由於PCB中的複位信號線布置在PCB板的邊緣並且已經落在GND平麵之外，因此複位信號線會受到較大的幹擾，導致ESD測試時，係統出現複位現象。

 

【處理措施】

 

根據以上的原理分析
，很容易得出以下兩種處理措施：

 

1、 重新進行PCB布線

，將複位信號印製線在PCB上左移，使其在GND平麵覆蓋的區域內，而且遠離PCB板邊緣，同時為了進一步降低複位信號印製線與參考接地板時間的寄生電容，可以在複位信號印製線所在的層（本案例為4層板

，複位信號線布置在表層）上空餘的地方鋪上GND銅箔（通過大量過孔與相鄰GND平麵相連），如圖5所示。

 

圖5 修改後的複位信號線布置PCB實圖

 

2、在受幹擾的複位印製線上，靠近CPU複位管腳的附近並聯一個電容，電容值可以選在100pf～1000pf之間。

 

 

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