容rong性xing負fu載zai？是shi負fu載zai呈cheng容rong性xing
，還hai是shi帶dai容rong性xing的de負fu載zai？嗬he嗬he
，這zhe不bu一yi個ge意yi思si嘛ma，中zhong國guo的de語yu言yan，難nan怪guai老lao外wai覺jiao得de很hen難nan搞gao懂dong
，自zi己ji人ren都dou被bei繞rao暈yun了le。負fu載zai怎zen麼me會hui呈cheng容rong性xing呢ne
？這zhe個ge主zhu要yao是shi在zai多duo負fu載zai的de情qing況kuang下xia，如ru下xia圖tu一yi所suo示shi，由you於yu分fen支zhi和he負fu載zai較jiao多duo，不bu可ke避bi免mian的de會hui增zeng加jia過guo孔kong來lai連lian通tong信xin號hao，普pu通tong過guo孔kong是shi呈cheng容rong性xing的de，其qi次ci還hai有you芯xin片pian封feng裝zhuang上shang的de寄ji生sheng電dian容rong（約0.33~0.44pF）
，另外還有Die上的寄生電容（約0.77~2.12pF），所有的這些電容會降低信號線的有效特征阻抗。

圖一

 

過孔為什麼會呈現容性？這和其本身的結構及尺寸有關，請看下麵的近似計算。

 

以8mil孔徑

，18mil pad，27mil反焊盤，1.6mm通孔為例計算過孔的參數。

此公式是將過孔等效為傳輸線的模型來計算的

，如果常規我們單端信號是50歐姆的特征阻抗，過孔的阻抗如上計算約為45歐姆
，拉低了整體的特征阻抗
，所以說呈現容性效應。

 

同樣，如果再考慮封裝電容及Die電容的容性
，那麼整個負載的有效阻抗就會更低於PCB的設計阻抗
，這樣就會導致整體的阻抗不連續。

 

通常我們有兩種方法來進行容性負載的補償（相對於單端50歐姆的目標阻抗來說），其一是減小主幹線路（變粗）的阻抗
，其二是加大分支處（變細）的線路阻抗
，使得整體的負載阻抗維持在50歐姆左右。

好了，口說無憑，讓我們來聯係下實際吧。

 

還是拿芯片行業的龍頭老大來舉例
，如果大家經常看Intel的設計指導，就會看到他們關於DDR3的主幹線路阻抗（40歐姆左右）控製都比50歐姆小
，而且通常這樣的設計負載又很多（DIMM條就更不用說了）
，這個不正是降低主幹線路阻抗的一種印證嘛！請看如下表所示。

出自Intel Romley PDG

 

第二種處理方式就是內存條的設計了
，如下圖二為內存條的設計圖。

圖二 內存條設計

 

從上圖可以看到，地址信號的主幹線路線寬為7.5mil，而到了顆粒端就變成了3mil，除了布線密度上麵的考慮外，主要還是為了補償容性負載。

 

同時
，高速先生也做了仿真來驗證容性負載補償是否真的有效，拓撲結構如下圖三所示。

圖三  仿真拓撲結構

在正常控製PCB板上阻抗為50歐姆的情況下（不做容性負載補償），仿真波形如下圖所示。

將主幹線路的阻抗控製為42歐姆（有容性負載補償）
，仿真波形如下圖所示。

為了方便比較所以采用眼圖的方法，可知做了補償的眼圖有更大的眼高，兩者相差180mV左右，相當於提升了12%的係統裕量。