FPGA供應商已討論了許多年有關千兆串行/解串(SERDES)接口的話題，雖然過去大部分模數轉換器(ADC)和數模轉換器(DAC)並未配備這類高速串行接口。FPGA和轉換器沒有統一的串行接口造 成無法利用SERDES的高帶寬。JESD204B兼容型轉換器能夠解決這個問題
，而人們針對這種新功能提出了一些問題。

 

什麼是8b/10b編碼
，為什麼JESD204B接口需使用這種編碼
？

 

無法確保差分通道上的直流平衡信號不受隨機非編碼串行數據幹擾
，因為很有可能會傳輸大量相反的1或0數據。通過串行鏈路傳輸的隨機數據還可能長時間無活動狀態
，並在相對較長的時間內為全1或全0。

 

fashengzhezhongqingkuangshi
，weibianmachuanxingshujuliudezhiliupinghenghuipianxianggaodianpinghuodidianpingliangzhongjiduanqingkuangzhongdeyizhong。cishi
，ruolianlushangzaicichuanshuyouxiaoshuju，zehenyoukenengfashengweicuowu


，yinweixianluxuzhongxinjianlipianzhi。 另外，一個長期的問題是電子遷移，因為差分對的一路長期保持對另一路的固定點評。為了克服這些問題，通常在差分串行數據流中（包括JESD204B）采用8b/10b編碼方案。

 

8b/10b編碼采用10個數據位
，通過查找表方式從源端發送器發送8位初始信息。這種方式具有25%的固有開銷(10b/8b = 1.25)
，效率較低。此外，編碼允許每個10位符號傳輸至少3位（但不 超過8位）數據。這樣可確保接收器有足夠的轉換數據來恢複內嵌的時鍾信息，而無論底層數據的動態活動狀態如何。

 

使用8b/10b編碼時
，串行數據流中二進製0和1之間的偏差保持在±1以內
，因此信號長期保持直流平衡。然後，必須在接收器端的數據流上執行10位到8位的反向解碼，才能利用反向查找 表恢複原始數據。更為高效的64b/66b編碼工作原理與此相似，但開銷僅為3.125%。這種方式更為先進，可能會用於未來的JESD204發布版中。

 

我為轉換器分配的JESD204B通道在係統板上無法順利路由至FPGA。交叉對太多
，非常容易受串擾影響。能否重新映射JESD204B的通道分配
，改善布局
？

 

雖然轉換器的JESD204B串行通道可能由數字
、字zi母mu或huo其qi他ta術shu語yu指zhi定ding其qi完wan整zheng鏈lian路lu的de特te定ding關guan係xi，但dan這zhe種zhong關guan係xi並bing非fei一yi定ding要yao保bao持chi固gu定ding不bu變bian。規gui範fan允yun許xu在zai初chu始shi配pei置zhi數shu據ju中zhong重zhong新xin映ying射she分fen配pei關guan係xi
，隻zhi要yao每mei getongdaoheqijiandouyoudutedeshibiehaojike。lianlupeizhishujubaohanqijianhetongdaoshibiehao，keshibieqicaozuo。liyonggaixinxi，tongguozonghengshiduolufuyongqi，duotongdaofasongqijiukefangbiandizhongxinfenpeirenheshuziluojichuanxingshujuzhirenhewulishuchutongdao。

 

雖然這隻是規範許可的一個可選功能，但如果ADC供應商提供縱橫式多路複用器功能，可將邏輯輸出重新分配給物理輸出，那麼鏈路I/O就能重新配置為最佳順序，為布局布線提供最大程 度的便利。FPGA接jie收shou器qi可ke接jie收shou相xiang同tong的de初chu始shi配pei置zhi數shu據ju，並bing改gai變bian預yu期qi通tong道dao分fen配pei，恢hui複fu數shu據ju。有you了le這zhe一yi功gong能neng
，從cong一yi個ge器qi件jian到dao另ling一yi個ge器qi件jian的de通tong道dao路lu由you便bian簡jian單dan得de多duo，並bing可ke獨du立li於yu矽gui片pian供gong應ying商shang在zai數shu據ju手shou冊ce中zhong分fen配pei的de初chu始shi名ming稱cheng。

 

我正嚐試在我係統中設計一個使用JESD204B多點鏈路的轉換器。它與單點鏈路有何不同
？

 

JESD204B規範提供稱為“多點鏈路”的接口。它是一種連接三個或三個以上JESD204B設備的通信鏈路。取決於轉換器的使用方式，相比單點鏈路，這種鏈路配置在某些情況下更為有效。

 

比如，使用JESD204B的雙通道ADC。大部分情況下
，雙通道ADC針對兩個轉換器提供單個時鍾輸入。它將迫使ADC以同樣的頻率進行模擬采樣。但對於某些特定的應用而言，這類器件也可能采用兩個獨立的輸入時鍾
，每個時鍾可單獨驅動對應的ADC。這樣，兩個ADC之間便有可能產生采樣相位差

，甚至每個ADC單獨以相互不相幹的頻率進行采樣。在後一種情況中，單個JESD204B鏈路上存在來自所有兩個轉換器的數據，若不采用複雜的後端FIFO方案，則無法正常工作。

 

該問題的一種解決方案是讓雙通道轉換器使用多點鏈路JESD204B接口
，其中每個轉換器都使用各自獨立的串行鏈路輸出。然後便可針對每個ADC使用非相幹時鍾，且每個串行鏈路的輸出可方 便地單獨路由至獨立的FPGA或ASIC。多點鏈路配置還可用於將單個FPGA的多路數據流發送至多個DAC。隨著鏈路上器件數目的增加，在多點配置中最小化器件的時鍾分布偏斜將會是非常具有 挑戰性的任務。

 

JESD204B中的確定延遲到底是什麼？它是否就是轉換器的總延遲
？

 

ADC的總延遲表示其輸入一個模擬樣本、處理
、並從器件輸出數字信號所需的時間。類似地，DAC的(de)總(zong)延(yan)遲(chi)表(biao)示(shi)從(cong)數(shu)字(zi)樣(yang)本(ben)數(shu)據(ju)輸(shu)入(ru)器(qi)件(jian)直(zhi)到(dao)模(mo)擬(ni)輸(shu)出(chu)相(xiang)應(ying)樣(yang)本(ben)的(de)時(shi)間(jian)。通(tong)常(chang)，對(dui)這(zhe)兩(liang)者(zhe)都(dou)以(yi)分(fen)辨(bian)率(lv)為(wei)采(cai)樣(yang)時(shi)鍾(zhong)周(zhou)期(qi)進(jin)行(xing)測(ce)量(liang)
，因(yin)為(wei)它(ta)們(men)與(yu)頻(pin)率(lv)有(you)關(guan)。這(zhe)在(zai)原(yuan)理(li)上(shang)與(yu)JESD204B鏈路部署中描述的確定延遲的定義有所不同。

 

JESD204B鏈路的確定延遲定義為數據從發送器（ADC或源端FPGA）的並行幀數據輸入傳播至接收器（DAC或接收端FPGA）並行解幀數據輸出所需的時間。該時間通常以分辨率為幀時鍾周期或以器件時鍾進行測量（圖1）。該定義不包括ADC的模擬前端內核或DACdehouduanmonineihe。bujinlianggeqijianzaizhezhongyanchijisuanzhongzuoweihanshushiyong，yulianggeqijianjiekoudechuanxingshujuxinhaoluyouyejiangzuoweihanshucanyujisuan。zheyiweizhequedingyanchizaiduozhuanhuanqixitonghuoduodianlianluzhong

，kenengdayuhuoxiaoyuquedingyanchi，jutiqujueyuJESD204B通道的路由長度。接收器的緩衝器延遲有助於彌補路由造成的延遲差異。

 

 

圖1. 兩個互連器件的幀封裝器與去幀器之間JESD204B確定性延遲的概念示例。延遲是三個項目的函數：發射器、接收器和兩者之間的接口傳播時間。

 

JESD204B如何使用結束位
？結束位存在的意義是什麼


？

 

JESD204B鏈lian路lu允yun許xu分fen配pei多duo於yu實shi際ji需xu要yao的de信xin息xi空kong間jian，用yong來lai發fa送song轉zhuan換huan器qi數shu據ju和he控kong製zhi位wei。如ru果guo某mou個ge特te定ding轉zhuan換huan器qi或huo配pei置zhi的de數shu據ju未wei填tian滿man整zheng個ge空kong間jian

，則ze以yi定ding義yi中zhong的de結jie束shu位wei填tian充chong。例li如ru，N'''''''''''''''' = 16的空間大 於打包後的13位實際數據(N = 13 + CS = 0)。這種情況下，將使用3個結束位填充未使用的數據空間（圖2）。

 

圖2. 若轉換器僅使用13位采樣數據
，則3個結束位可用於補充N’ = 16的第二個8位字。

 

結束位是無信息內容的偽數據位
，僅用於發射器完全填充未使用的空間。如果以重複靜態值填充結束位，它們可能會產生幹擾雜散噪聲
；但也可用來代表偽隨機序列。發射器和接收器都 必須根據鏈路配置了解這些位不含信息，從而接收器可方便地將它們從相關數據流中去除。

 

我的鏈路模式沒有任何問題
，但在正常工作模式下發送器不發送數據。在曆代轉換器中，低壓差分信號(LVDS)和並行接口允許對DAC或ADC的最低有效位(LSB)或最高有效位(MSB)進行簡單探測/調試，檢查函數轉換器是否正在工作。使用JESD204B接口時如何探測MSB或LSB？

 

這是JESD204B接口的少數幾個弊端之一。對LSB或MSB I/O進行電探測以便查看轉換器兩個方向的鏈路上是否存在正確的活動並不容易。這是因為，采樣數據以通道為單位進行串行化
，因此 無法輕易電探測特定的加權數據位。然而，如果您希望快速了解轉換器是否正在發送或接收任何有效數據（如果確實存在這些數據的話）
，那麼依然可以采用某些方法實現。

 

某些示波器供應商提供實時數據處理以便串行解碼8b/10b數據，並在示波器屏幕上顯示未編碼數據流。采用這種方法可以探測未加擾數據，從而確定鏈路上正在進行何種活動。

 

FPGA供應商提供內部探測軟件工具，通過一個USB加密狗將其與計算機相連
，為係統設計人員提供一種觀察FPGA內發送和接收I/O數據的方法。另外，某些ASIC和轉換器提供內部串行回送 自測模式
，可用於辨認鏈路上的數據問題。

 

假設其他鏈路參數已知，如何計算轉換器的通道速率
？

 

如果已知轉換器、ASIC或FPGA的其他關鍵參數

，則使用JESD204B的係統設計人員能方便地計算出鏈路的通道數或通道速率。所有基本鏈路參數都有如下所示的數學關係，可以據此計算未知 變量。根據計算結果，係統設計人員能夠在轉換器或FPGA限定的架構內選擇其他參數，改變鏈路操作。

 

 

其中：

 

M表示鏈路上轉換器的數量。

 

N’表示一個樣本內發送的信息位的數量（包括樣本分辨率、控製和結束位）。

 

f_s是器件或采樣時鍾。

 

L表示通道數。

 

通道速率表示單個通道的位速率。

 

10/8表示8b/10b編碼的鏈路開銷。

 

例如，考慮雙通道ADC的情況：N’ = 16，f_s = 235 MHz,使用兩個通道。什麼是通道速率？

 

 

什麼是應用層，它能做什麼
？

 

應用層是JESD204B提供的一種方法，允許樣本數據映射到普通規格之外。這對於某些需要傳送數據樣本尺寸不同於鏈路N''''''''''''''''的轉換器模式而言非常有用。

 

shiyongyingyongceng
，kejianglianlushangyuanbentongdaoshujiaodihuotongdaosulvjiaoxiaodedixiaolvpeizhibiandegengweigaoxiao。fasheqihejieshouqidouxuyaojinxingpeizhicainenglejietedingdeyingyongceng
，yinweitedingdezhuanhuanqimoshihuidingzhihuoyouzhenduixing 地對應用層進行設計。圖3顯示了一個示例

，其中5個樣本被分配到通常僅能為4個樣本所占據的空間。

 

圖3. ADC應用層可將5個12位ADC樣本重新映射到4個JESD204B N’ = 16樣本所用空間中。4位額外輔助信息可提供其他用途。

 

使用上一個問題中的等式進行應用層計算時，需使用有效N''''''''''''''''而非實際N''''''''''''''''。例如，下文所示的應用層示例中

，雖然實際的JESD024B樣本N''''''''''''''''參數為16，但可算出ADC樣本的有效N''''''''''''''''，因為該例中以64位發送5個樣本。因此，N_EFF = 64/5 = 12.8。由於其他變量保持不變，通道速率將下降20%：

 

 

前景如何
？

 

隨著JESD204B在數據轉換器市場上的不斷普及，FPGA平台上具有知識產權(IP)的功能將有助於其推廣應用。雖然這項技術更為複雜
，但由於更多的工程師開始使用JESD204B來設計新係統
， 未來有關這一話題的討論還將繼續。

 

 

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