單(dan)片(pian)機(ji)應(ying)用(yong)係(xi)統(tong)工(gong)作(zuo)時(shi)
，除(chu)了(le)進(jin)入(ru)係(xi)統(tong)正(zheng)常(chang)的(de)初(chu)始(shi)化(hua)之(zhi)外(wai)，當(dang)由(you)於(yu)程(cheng)序(xu)運(yun)行(xing)出(chu)錯(cuo)或(huo)操(cao)作(zuo)錯(cuo)誤(wu)使(shi)係(xi)統(tong)處(chu)於(yu)死(si)鎖(suo)狀(zhuang)態(tai)時(shi)，為(wei)擺(bai)脫(tuo)困(kun)境(jing)，也(ye)需(xu)按(an)複(fu)位(wei)鍵(jian)以(yi)重(zhong)新(xin)啟(qi)動(dong)。所(suo)以(yi)係(xi)統(tong)的(de)複(fu)位(wei)電(dian)路(lu)必(bi)須(xu)準(zhun)確(que)、可靠地工作。單片機的複位都是靠外部電路實現的
，在時鍾電路工作後，隻要在單片機的RST引腳上出現24個時鍾振蕩脈衝（即2個機器周期）以上的高電平，單片機便實現初始化狀態複位。為了保證應用係統可靠地複位，係統采用按鍵電平複位方式。

　　

單片機AT89S52的P1口與液晶顯示模塊LCD1602的數據端口相連，P3.2控製液晶模塊的讀寫；對比度調整端連接一個10 kΩ的可調電阻
，用來調整液晶顯示亮度。另外，單片機的P2口與CPLD的8個I/O口相連，以進行數據傳輸
，其電路設計如圖2所示。

CPLD電路設計

　　

晶振是(shi)為(wei)處(chu)理(li)器(qi)提(ti)供(gong)頻(pin)率(lv)基(ji)準(zhun)的(de)元(yuan)器(qi)件(jian)，屬(shu)於(yu)係(xi)統(tong)不(bu)可(ke)或(huo)缺(que)的(de)一(yi)部(bu)分(fen)。通(tong)常(chang)分(fen)為(wei)有(you)源(yuan)晶(jing)振(zhen)和(he)無(wu)源(yuan)晶(jing)振(zhen)兩(liang)個(ge)大(da)類(lei)，無(wu)源(yuan)晶(jing)振(zhen)要(yao)求(qiu)芯(xin)片(pian)內(nei)部(bu)有(you)震(zhen)蕩(dang)器(qi)，並(bing)且(qie)其(qi)信(xin)號(hao)電(dian)壓(ya)根(gen)據(ju)起(qi)振(zhen)電(dian)路(lu)而(er)定(ding)，允(yun)許(xu)不(bu)同(tong)的(de)電(dian)壓(ya)
，但(dan)無(wu)源(yuan)晶(jing)振(zhen)通(tong)常(chang)信(xin)號(hao)質(zhi)量(liang)和(he)精(jing)度(du)較(jiao)差(cha)，需(xu)要(yao)精(jing)確(que)的(de)匹(pi)配(pei)外(wai)圍(wei)電(dian)路(lu)
，如(ru)需(xu)更(geng)換(huan)晶(jing)振(zhen)要(yao)同(tong)時(shi)更(geng)換(huan)外(wai)圍(wei)電(dian)路(lu)。有(you)源(yuan)晶(jing)振(zhen)不(bu)需(xu)要(yao)芯(xin)片(pian)的(de)內(nei)部(bu)振(zhen)蕩(dang)器(qi)，可(ke)以(yi)提(ti)供(gong)高(gao)精(jing)度(du)的(de)頻(pin)率(lv)基(ji)準(zhun)

，信(xin)號(hao)質(zhi)量(liang)也(ye)較(jiao)無(wu)源(yuan)晶(jing)振(zhen)要(yao)好(hao)。

　　

EPM7128SLC84需要提供外部時鍾信號
，由於CPLD對時鍾精度要求甚高，通過前麵的分析可知有源晶振的通信質量和精度較無源晶振高

，所以采用1.000 MHz的有源晶體振蕩器，電路的輸出端口與處理器EPM7128SLC84的GCKL1連接，其具體電路設計如圖3所示。