在第二部分中，我們將詳細考察與PLL相關的關鍵技術規 格：相位噪聲、參考雜散和輸出漏電流。導致這些因素的原 因是什麼，如何將其影響降至最低
？它們對係統性能有何 影響
？

 

最後一部分將詳細描述構成PLL頻率合成器的各個模塊以及 ADI頻率合成器的架構。同時還將簡要總結目前市場上有售 的頻率合成器和VCO
，同時列出ADI的現有產品。

 

PLL基本原理

 

鎖相環是一種反饋係統，其中電壓控製振蕩器和相位比較器 相互連接，使得振蕩器頻率(相位)可以準確跟蹤施加的頻率 或相位調製信號的頻率。鎖相環可用來從固定的低頻信號生 成穩定的輸出頻率信號。首批鎖相環由法國工程師de Bellescize 在20世紀30年代初實現。然而
，直到20世紀60年代中期，集 成式PLL成為一種成本相對較低的元件之後，鎖相環才得到 市場的廣泛認可。

 

一般而言，可以把鎖相環分析為一種帶一個正向增益項和一 個反饋項的負反饋係統。

 

基於電壓的負反饋係統的簡單框圖如圖1所示。

 

圖1. 標準負反饋控製係統模型。

 

在鎖相環中，來自相位比較器的誤差信號為輸入頻率或相位 與反饋信號頻率或相位之差。穩態下，係統會強製使頻率或 相位誤差信號歸零。其適用負反饋係統的一般公式。

 

 

受環路中積分的影響，在低頻下
，穩態增益G(s)較高且

 

 

PLL中會增大環路增益的元件包括：

 

1. 鑒相器(PD)和電荷泵(CP)。

2. 環路濾波器，其傳遞函數為Z(s)

3. 電壓控製振蕩器(VCO)，其靈敏度為K_V/s

4. 反饋分頻器
，1/N

 

圖2. 基本鎖相環模型。

 

如果將一個線性元件(如四象限乘法器)用作鑒相器並且環路 濾波器和VCO也為模擬元件，則將其稱為模擬或線性PLL (LPLL)。

 

如果使用的是數字鑒相器(EXOR柵極或J-K觸發器)並且所有 其他元件保持不變，則係統稱為數字PLL (DPLL)。

 

如果PLL完全用數字模塊構建而成
，不帶任何無源元件或線 性元件，則稱為全數字PLL (ADPLL)。

 

最後，有了數字化的信息，再加上足夠快的處理能力
，也可 以在軟件域開發PLL。PLL功能由軟件執行並在DSP上運行。 這稱為軟件PLL (SPLL)。

 

根據圖2
，當係統使用PLL來生成高於輸入的頻率時
，VCO會 以角頻率D振蕩。該頻率/相位信號的一部分會通過分頻器以 1/N的比率回饋到誤差檢測器。這種經過分頻的頻率會饋入誤 差檢測器的一個輸入端。本例中，另一路輸入為固定參考頻 率/相位。誤差檢測器會比較兩個輸入端的信號。當這兩個信 號輸入的相位和頻率相等時
，誤差為零，環路則處於“鎖 定”條件下。如果我們隻看誤差信號
，則可得到以下等式。

 

e(s) = F_REF - F_O / N

 

當  e(s) = 0,

 

F_O / N = F_REF

 

因此

 

F_O = N F_REF

 

在商用PLL中，鑒相器和電荷泵共同構成誤差檢測器模塊。 當 FO ^¹ N F_REF時，誤差檢測器將向低通環路濾波器輸出源/吸電 流脈衝。這會使電流脈衝穩定轉換為電壓，用以驅動VCO。 然後，VCO頻率會根據需要以 K_V DV的幅度增減
，其中， K_V 為VCO靈敏度(單位：MHz/V)，V為VCO輸入電壓的變化。 這一過程會持續進行，直到e(s)變為零為止
，屆時環路將鎖 定。可見，電荷泵和VCO充當一個積分器
，用於將其輸出頻 率增加或減小至所需值，以(從鑒相器)將其輸入恢複至零。

 

圖3. VCO傳遞函數。

 

簡單而言，PLL的總傳遞函數(CLG或閉環增益)可以用上麵給 出的負反饋係統的CLG表達式來表示。

 

F_O / F_REF = 正向增益 / [1 + 環路增益]

 

正向增益, G = K_D K_V Z(s) / s

 

環路增益, G H = K_D K_V Z(s) / Ns

 

當GH遠遠大於1時，我們可以說，PLL係統的閉環傳遞函數 為N，因此，

 

F_OUT = N ^´ F_REF

 

環路濾波器屬於低通類濾波器
，一般有一個極點和一個零 點。環路的瞬態響應取決於：

 

1. 極點/零點的幅度
，

2. 電荷泵幅度

，

3. VCO靈敏度，

4. 反饋因子N。

 

在設計環路濾波器時，必須考慮所有上述因素。此外，設計 濾波器時必須以穩定為第一要務(通常建議使相位裕量達 /4)。響應的3-dB截止頻率通常稱為環路帶寬BW。大環路帶 寬會導致超快的瞬態響應。然而，這種結果並非始終都有 利，因為
，就如我們將在第二部分看到的那樣

，快瞬態響應 與參考雜散衰減之間存在權衡問題。

 

PLL在頻率上調中的應用

 

利用鎖相環，可以從低頻基準電壓源產生穩定的高頻。要求 穩定高頻調諧的任何係統都可以從PLL技術中受益。這些應 用示例包括無線基站、無線手機
、尋呼機
、閉路電路係統
、 時鍾恢複和時鍾生成係統。GSM手機或基站就是PLL應用的 一個很好的例子。圖4顯示了GSM基站的接收部分。

 

圖4. GSM基站接收器的信號鏈。

 

在GSM係統中
，有124個寬度為200-kHz的RF頻段通道(每個通 道8個用戶)。占用的總帶寬為24.8 MHz
，必須對這些帶寬掃描 以檢查活動狀況。手機的發射(Tx)範圍為880 MHz至915 MHz， 接收(Rx)範圍為925 MHz至960 MHz。相反

，基站的Tx範圍為 925 MHz至960 MHz
，Rx範圍為880 MHz至915 MHz。對於本 例，我們隻考慮基站發射和接收部分。GSM900和DCS1800基 站係統的頻段如表1所示。表2展示的是表1所列頻段範圍內的 載波頻率的通道編號(RF通道)。Fl(n)為RF通道低頻段(Rx)的 中心頻率，Fu(n)為高頻段(Tx)的對應頻率。

 

表1. GSM900和DCS1800基站係統的頻段 表2.

 

表2. GSM900和DCS1800基站係統的通道編號

 

對900-MHz RF輸入濾波、放大並施加到第一級混頻器。另一 個混頻器輸入端用調諧本振(LO)驅動。本振必須對輸入頻率 範圍掃描

，以檢查任何通道上的活動狀況。實際上，LO是運 用前麵已經描述過的PLL技術來實現的。如果第一中頻(IF) 級的中心位於240 MHz，則LO的頻率範圍必須為640 MHz至 675 MHz，才能覆蓋RF輸入頻段。當選擇200-kHz的參考頻率 時
，可以按200 kHz的步長
，在整個頻率範圍內對VCO輸出排 序。例如，如果需要650 MHz的輸出頻率

，則N的值為3250。 該650-MHz的LO會有效地檢查890-MHz RF通道(F_RF - F_LO = F_IF 或F_RF = F_LO + F_IF)。當N增至3251時，LO頻率為650.2 MHz，檢 查的RF通道為890.2 MHz。如圖5所示。

 

圖5. GSM基站接收器的測試頻率。

 

值得注意的是，除了可調諧RF LO以外
，接收器部分也采用了 固定IF(在所示例子中為240 MHz)。盡管該IF並不需要頻率調 諧，但仍然采用了PLL技術。其原因在於，運用穩定的係統 參考頻率來產生高頻IF信號不失為一種經濟的方式。多家頻 率合成器製造商已經意識到這一事實，推出了雙版本器件： 一個版本支持較高RF頻率(>800 MHz)，另一個版本支持較低IF 頻率(500 MHz或以下)。

 

在GSM係統的發射端也存在類似的要求。然而


，更常見的做 法是直接從基帶上變頻為發射部分的最終RF；這意味著，基 站的典型TX VCO的範圍為925 MHz至960 MHz(發射部分的RF 頻段)。

 

電路示例

 

圖6顯示了GSM手機發射部分本振的實際實現方式。我們假 設，基帶直接上變頻為RF。該電路采用了來自ADI的新型 ADF4111 PLL頻率合成器
，以及來自Vari-L公司的VCO190-902T 電壓控製振蕩器(http://www.vari-L.com/)。

 

圖6. GSM手機的發射器本振。

 

參考輸入信號施加於電路的FREFIN
，其端接電阻為50 。在 GSM係統中，該參考輸入頻率的典型值為13 MHz。為了使通 道間距為200 kHz(GSM標準)
，必須運用ADF4111的片內參考分 頻器，將參考輸入除以65。

 

ADF4111是一款整數N PLL頻率合成器，最高支持1.2 GHz的 RF工作頻率。在該整數N型頻率合成器中，可以按離散整數 步長，在96至262,000範圍內對N編程。對於手機發射器，如 果所需輸出範圍為880 MHz至915 MHz，並且內部參考頻率為 200 kHz
，則所需N值的範圍為4400至4575。

 

ADF4111的電荷泵輸出(引腳2)驅動環路濾波器。基本而言， 該濾波器(圖2中的Z(s))是一款一階滯後-超前型濾波器。在計 算環路濾波器元件值時，需要考慮多個事項。在本例中，環路濾波器的設計宗旨是使係統的整體相位裕量 為45度。其他PLL係統技術規格如下：

 

K_D = 5 mA

K_V = 8.66 MHz/V

環路帶寬= 12 kHz

F_REF = 200 kHz

N = 4500

額外參考雜散衰減= 10 dB

 

所有這些技術規格都需要用來計算環路濾波器元件值
，如圖6 所示。

 

環路濾波器輸出驅動VCO，然後饋入PLL頻率合成器的RF輸 入端，同時驅動RF輸出通道。用一個帶18 電阻的T型電路配 置在ADF4111的VCO輸出
、RF輸出和RFIN引腳之間提供50 匹配。

 

在PLL係統中，知道係統何時鎖定十分重要。在圖6中
，這是 通過利用ADF4111的MUXOUT信號來實現的。可設置 MUXOUT引腳來監控頻率合成器中的各種內部信號。其中之 一是LD或鎖定檢測信號。舉例來說，當選用MUXOUT以選 擇鎖定檢測時，就可以在係統中用MUXOUT來觸發個輸出功 率放大器。

 

ADF4111用一個簡單的4級串行接口來與係統控製器通信。參 考計數器
、N計數器和各種其他片內功能都是通過該接口進 行編程的。

 

結論

 

在本係列的第一部分中，我們借助一些簡單的框圖和等式， 介紹了PLL的基本概念。我們還展示了一個典型的例中
，說 明了PLL結構的用武之地，並詳細描述了一種實際實現方法。

 

在下一部分中, 我們將進一步探討對PLL至關重要的技術規 格，並討論它們對係統的意義。

 

參考電路

 

1. Mini-Circuits 公司， "VCO 設計師手冊", 1996.

2. L.W. Couch, "數字與模擬通信係統" Macmillan Publishing Company, New York, 1990.

3. P. Vizmuller, "RF設計指南", Artech House, 1995.

4. R.L. Best, "鎖相環：設計、仿真與應用"，第3版
， McGraw Hill, 1997.

 

 

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