仿真

 

如果不在特定條件下進行仿真，則估計一個 PLL 電路的規格將會是十分困難的。因此
，進行 PLL 設計的第一步應當是仿真。我們建議工程師使用ADIsimPLL 軟件運行基於係統要求的仿真，包括參考頻率、步進頻率
、相位噪聲（抖動）和頻率雜散限製。

 

許多工程師麵對如何選擇參考頻率會感到無所適從，但其實參考頻率和輸出頻率步進之間的關係是很簡單的。采用整數 N 分頻 PLL，則輸出頻率步進等於鑒頻鑒相器(PFD)輸入端的頻率
，該頻率等於參考分頻器 R 分頻後的參考頻率。采用小數 N 分頻 PLL
，則輸出頻率步進等於 PFD 輸入頻率除以 MOD 值，因此，您可以使用較高的參考頻率，獲得較小的頻率步進。決定使用整數 N 分頻或是小數 N 分頻時，可犧牲相位噪聲性能換取頻率步進，即：較低的 PFD 頻率具有更好的輸出頻率分辨率，但相位噪聲性能下降。

 

例如，表1顯示若要求具有固定頻率輸出以及極大的頻率步進，則應首選整數 N 分頻 PLL（如ADF4106），因為它具有更佳的總帶內相位噪聲。相反，若要求具有較小的頻率步進
，則應首選小數 N 分頻 PLL（如ADF4153）,因為它的總噪聲性能優於整數 N 分頻 PLL。相位噪聲是一個基本的 PLL 規格，但數據手冊無法針對所有可能的應用指定性能參數。因此

，先仿真，然後進行實際硬件的測試就變得極為關鍵。

 

表1. 相位噪聲確定 PLL 的選擇

 

甚至在真實條件下通過 ADIsimPLL 仿真 PLL 電路時，結果也可能是不夠的

，除非真實參考以及壓控振蕩器(VCO)的模型文件已包含在內。如果未包含在內
，則仿真器將使用理想參考和VCO 進行仿真。若要求高仿真精度

，則花在編輯 VCO 和基準電壓源庫文件上的時間將會是值得的。

 

PLL 使用與放大器類似的負反饋控製係統，因此環路帶寬和相位裕量的概念此處依然適用。通常
，環路帶寬應設為 PFD 頻率的十分之一以下
，且相位裕量的安全範圍為 45°至 60°。此外，應當進行針對真實電路板的仿真和原型製作，以便確認電路符合 PCB 布局對寄生元件
、電阻容差和環路濾波器電容的規格要求。

 

有些情況下，暫時沒有合適的電阻和電容值，因此工程師必須確定是否能使用其他值。在 ADIsimPLL 的"工具"菜單中隱藏了一項小功能
，稱為"BUILT"。該功能可將電阻和電容值轉換為最接近的標準工程值，允許設計人員返回仿真界麵，驗證相位裕量和環路帶寬的新數值。

 

寄存器

 

ADI PLL 提(ti)供(gong)很(hen)多(duo)用(yong)戶(hu)可(ke)配(pei)置(zhi)選(xuan)項(xiang)，具(ju)有(you)靈(ling)活(huo)的(de)設(she)計(ji)環(huan)境(jing)，但(dan)也(ye)會(hui)產(chan)生(sheng)如(ru)何(he)確(que)定(ding)存(cun)儲(chu)在(zai)每(mei)個(ge)寄(ji)存(cun)器(qi)中(zhong)數(shu)值(zhi)的(de)難(nan)題(ti)。一(yi)種(zhong)方(fang)便(bian)的(de)解(jie)決(jue)方(fang)案(an)是(shi)使(shi)用(yong)評(ping)估(gu)軟(ruan)件(jian)設(she)置(zhi)寄(ji)存(cun)器(qi)值(zhi)
，甚(shen)至(zhi) PCB 未連接仿真器時也能這麼做。然後，設置文件可保存為.stp 文件

，或下載至評估板中。圖 1 顯示 ADIsimPLL 仿真結果
，提供諸如VCO 內核電流等參數的建議寄存器值。

 

圖 1. ADIsimPLL 仿真軟件提供寄存器設置的建議值

 

原理圖和 PCB 布局

 

設計完整 PLL 電路時，需牢記幾點。首先，重要的是匹配 PLL的參考輸入端口阻抗，將反射降至最低。另外，保持電容與輸入端口並聯組合值盡量小，因為它會降低輸入信號的壓擺率，增加 PLL 環路噪聲。更多詳細信息請參考 PLL 數據手冊上的輸入要求。

 

其次
，將模擬電源與數字電源相分離，最大程度減少它們之間的幹擾。VCO 電源特別敏感
，因此此處的雜散和噪聲可輕易耦合至 PLL 輸出。更多注意事項以及詳細信息，請參考利用低噪聲 LDO 調節器為小數 N 分頻壓控振蕩器(VCO)供源，以降低相位噪聲 (CN-0147)

 

再則，用於組成環路濾波器的電阻和電容應當放置在盡可能離PLL 芯(xin)片(pian)近(jin)的(de)地(di)方(fang)
，並(bing)使(shi)用(yong)仿(fang)真(zhen)文(wen)件(jian)中(zhong)的(de)建(jian)議(yi)值(zhi)。若(ruo)您(nin)在(zai)改(gai)變(bian)環(huan)路(lu)濾(lv)波(bo)器(qi)元(yuan)器(qi)件(jian)值(zhi)之(zhi)後(hou)發(fa)現(xian)難(nan)以(yi)鎖(suo)定(ding)信(xin)號(hao)，請(qing)嚐(chang)試(shi)使(shi)用(yong)最(zui)初(chu)用(yong)於(yu)評(ping)估(gu)板(ban)的(de)數(shu)值(zhi)。

 

對於 PCB 布局而言，其主要原則是將輸入與輸出分離
，確保數字電路不會幹擾模擬電路。例如，若 SPI 總線太過靠近參考輸入或 VCO 輸出，則訪問 PLL 寄存器時
，VCO 輸出會在 PLL輸出端產生雜散現象。

 

從熱設計角度來看，可在 PLL 芯片底下放置一個導熱接地焊盤
，確保熱量流經焊盤，到達 PCB 和散熱片。在極端環境下使用時

，設計人員應計算 PLL 芯片和 PCB 的所有熱參數。

 

有效利用 MUXOUT

 

在調試階段開始時，若 PLL 不鎖定，則很難確定應當從何處開始。第一步
，可以使用 MUXOUT 查看是否所有內部功能單元都正常工作，如圖 2 所示。例如
，MUXOUT 能顯示 R 計數器輸出，指示參考輸入信號良好，且寄存器內容成功寫入。MUXOUT 還能檢查檢測器的鎖定狀態，以及反饋環路中的 N分頻輸出。通過這種方法
，設計人員可確定每個分頻器、增益或頻率值是否正確。這是調試 PLL 的基本過程。

 

圖 2. MUXOUT 引腳輔助 PLL 進行調試

 

時域分析

 

調試 PLL 時，使用時域分析，演示寫入串行外設接口(SPI)總線上的寄存器數據是正確的。雖然讀寫操作需要的時間比較長，但請確保 SPI 時序符合規格，且不同線路之間的串擾減小到最低程度。

 

應當參考 PLL 數據手冊中的時序圖
，以便確定數據建立時間
、時鍾速度、脈mai衝chong寬kuan度du和he其qi他ta規gui格ge。確que保bao留liu有you足zu夠gou的de裕yu量liang，以yi便bian在zai所suo有you條tiao件jian下xia都dou滿man足zu時shi序xu要yao求qiu。使shi用yong示shi波bo器qi檢jian查zha時shi域yu內nei的de時shi鍾zhong和he數shu據ju邊bian沿yan位wei於yu正zheng確que位wei置zhi。若ruo時shi鍾zhong和he數shu據ju線xian路lu太tai過guo接jie近jin，則ze串chuan擾rao會hui使shi時shi鍾zhong能neng量liang通tong過guo PCB 布(bu)線(xian)耦(ou)合(he)至(zhi)數(shu)據(ju)線(xian)路(lu)。這(zhe)種(zhong)耦(ou)合(he)會(hui)導(dao)致(zhi)數(shu)據(ju)線(xian)路(lu)在(zai)時(shi)鍾(zhong)的(de)上(shang)升(sheng)沿(yan)產(chan)生(sheng)毛(mao)刺(ci)。因(yin)此(ci)，讀(du)寫(xie)寄(ji)存(cun)器(qi)時(shi)需(xu)檢(jian)查(zha)這(zhe)兩(liang)條(tiao)線(xian)路(lu)


，尤(you)其(qi)當(dang)寄(ji)存(cun)器(qi)出(chu)現(xian)錯(cuo)誤(wu)時(shi)。確(que)保(bao)線(xian)路(lu)電(dian)壓(ya)滿(man)足(zu)表(biao) 2 的規格。

 

表 2. 邏輯輸入

 

頻譜分析

 

頻域中的問題更常見、更複雜。如果使用頻譜分析儀，則應當首先檢查 PLL 輸出是否鎖定；如果波形具有穩定的頻率峰值則表示鎖定。如果未鎖定
，則應當遵循前文所述的步驟。

 

如果 PLL 已yi鎖suo定ding，則ze收shou窄zhai頻pin譜pu分fen析xi儀yi帶dai寬kuan
，以yi便bian確que定ding相xiang位wei噪zao聲sheng是shi否fou位wei於yu可ke接jie受shou範fan圍wei內nei
，並bing將jiang測ce試shi結jie果guo與yu仿fang真zhen結jie果guo對dui照zhao確que認ren。測ce量liang某mou些xie帶dai寬kuan條tiao件jian下xia的de相xiang位wei噪zao聲sheng，如ru 1 kHz、10 kHz 和 1 MHz。

 

若結果與預期不符
，則應首先回顧環路濾波器設計，檢查 PCB板上元器件的真實值。然後，檢查參考輸入的相位噪聲是否與仿真結果一致。PLL 仿真相位噪聲應與真實值接近
，除非外部條件有所不同，或向寄存器寫入了錯誤值。

 

電源噪聲不可忽略，哪怕使用了低噪聲 LDO；因為 DC-DC 轉換器和 LDO 都可能成為噪聲源。LDO 數據手冊顯示的噪聲頻譜密度通常會影響噪聲敏感型器件

，比如 PLL（見圖 3）。為PLL選擇低噪聲電源，特別是需要為VCO的內核電流提供電源。

 

圖 3. LDO 噪聲頻譜密度

 

通常 PLL 的輸出端會有四種類型的雜散：PFD 或參考雜散、小數雜散、整數邊界雜散以及外部來源雜散
，如電源。所有PLL 都至少有一種類型的雜散，雖然永遠無法消除這些雜散，但某些情況下

，在不同類型的雜散或頻率之間進行取舍
，可以改進整體性能。

 

若要避免參考雜散，請檢查參考信號的上升沿。邊沿過快或邊沿幅度過大都會對頻域造成嚴重的諧波現象。另外
，仔細檢查PCB 布局
，避免輸入和輸出之間產生串擾。

 

如需最大程度地減少小數雜散
，可增加擾動，迫使小數雜散進入本底噪聲中
，但這樣做會略為增加本底噪聲。

 

整(zheng)數(shu)邊(bian)界(jie)雜(za)散(san)不(bu)常(chang)見(jian)，且(qie)僅(jin)當(dang)輸(shu)出(chu)頻(pin)率(lv)過(guo)於(yu)接(jie)近(jin)參(can)考(kao)頻(pin)率(lv)的(de)整(zheng)數(shu)倍(bei)時(shi)才(cai)會(hui)發(fa)生(sheng)
，此(ci)時(shi)環(huan)路(lu)濾(lv)波(bo)器(qi)無(wu)法(fa)將(jiang)其(qi)濾(lv)除(chu)。解(jie)決(jue)該(gai)問(wen)題(ti)的(de)簡(jian)便(bian)方(fang)法(fa)是(shi)重(zhong)新(xin)調(tiao)節(jie)參(can)考(kao)頻(pin)率(lv)方(fang)案(an)。例(li)如(ru)，若(ruo)邊(bian)界(jie)雜(za)散(san)發(fa)生(sheng)在(zai) 1100 MHz 處，且輸出為 1100.1 MHz，參考輸入為 20 MHz
，則使用 100 kHz 環路濾波器將參考頻率改為 30 MHz 即可消除該雜散。

 

結論

 

調試 PLL 要求對 PLL 具(ju)有(you)深(shen)入(ru)的(de)理(li)解(jie)，並(bing)且(qie)如(ru)果(guo)在(zai)設(she)計(ji)階(jie)段(duan)格(ge)外(wai)仔(zai)細(xi)，就(jiu)能(neng)避(bi)免(mian)很(hen)多(duo)問(wen)題(ti)。若(ruo)問(wen)題(ti)發(fa)生(sheng)在(zai)調(tiao)試(shi)階(jie)段(duan)，請(qing)遵(zun)循(xun)本(ben)文(wen)所(suo)述(shu)之(zhi)建(jian)議(yi)，對(dui)問(wen)題(ti)逐(zhu)一(yi)進(jin)行(xing)分(fen)析(xi)並(bing)逐(zhu)步(bu)解(jie)決(jue)問(wen)題(ti)。更(geng)多(duo)信(xin)息(xi)，請(qing)參(can)考(kao)網(wang)站(zhan)上(shang)的(de)豐(feng)富(fu)信(xin)息(xi)資(zi)源(yuan)：www.analog.com/pll.

 

參考電路

 

Curtin, Mike, and Paul O’Brien.“Phase-Locked Loops for High-Frequency Receivers and Transmitters—Part 1.” Analog Dialogue, Volume 33, Number 1, 1999.

 

Curtin, Mike, and Paul O’Brien. “Phase-Locked Loops for High-Frequency Receivers and Transmitters—Part 2.” Analog Dialogue, Volume 33, Number 1, 1999.

 

Curtin, Mike, and Paul O’Brien, “Phase-Locked Loops for High-Frequency Receivers and Transmitters—Part 3.” Analog Dialogue, Volume 33, Number 1, 1999.

 

CN0147 Circuit Note. Powering a Fractional-N Voltage Controlled Oscillator (VCO) with Low Noise LDO Regulators for Reduced Phase Noise.

 

Fox, Adrian. “PLL Synthesizers (Ask the Applications Engineer—30).” Analog Dialogue, Volume 36, Number 3, 2002.

 

MT-086 Tutorial. Fundamentals of Phase-Locked Loops (PLLs).

 

 

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